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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 173/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
117
4 Hardware Architecture
(continued)
4.14 System and External Memory Interface (SEMI)
(continued)
4.14.5 Asynchronous Memory
(continued)
4.14.5.2 Extending Access Time Via the ERDY Pin
An external device can delay the completion of an external memory access to an asynchronous memory compo-
nent by control of the ERDY pin (see
Figure 30
). If driven low by the external device, the SEMI extends the current
external memory access that is already in progress. To guarantee proper operation, ERDY must be driven low at
least 4 CLK cycles before the end of the access and the enable must be programmed for at least 5 CLK cycles of
assertion (via the YATIME, XATIME, or IATIME field of
ECON0
—see
Table 59 on page 109
). The SEMI ignores the
state of ERDY prior to 4 CLK cycles before the end of the access. The access is extended by 4 CLK cycles after
ERDY is driven high. The state of ERDY is readable in the EREADY field (
ECON1
[6]—see
Table 60 on page 110
).
This feature of the SEMI provides a convenient interface to peripherals that have a variable access time or require
an access time greater than 15 CLK cycles in duration.
Use of ERDY Pin to Extend Asynchronous Accesses
Figure 30. Use of ERDY Pin to Extend Asynchronous Accesses
ENABLE
ERDY
4T
§
N
×
T
§
SEMI
SAMPLES
ERDY PIN
ECKO
ATIME
END OF
ACCESS
(UNSTALLED)
N
×
T
§
4T
§
END OF
ACCESS
(STALLED)
ECKO reflects CLK, i.e.,
ECON1
[1:0] = 1.
ATIMEmust be programmed as greater than or equal to five CLK cycles. Otherwise, the SEMI ignores the state of ERDY.
§ T = internal clock period (CLK). Nmust be greater than or equal to one, i.e., ERDY must be held low for at least one CLK cycle after the
SEMI samples ERDY.
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