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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 246/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
190
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.16 Serial Interface Unit (SIU)
(continued)
Table 111. SCON10 (SIU Input/Output General Control) Register
(continued)
4.16.15 Registers
(continued)
1
IFSK
§§
0
The external input frame sync pin (SIFS) is active-high.
If IFSA is 0 (passive sync), do not invert SIFS to generate the internal input
frame sync (IFS).
If IFSA is 1 (active sync), do not invert the active generated input frame sync
(IFS) before applying to the SIFS pin.
The external input frame sync pin (SIFS) is active-low.
If IFSA is 0 (passive sync), invert the input frame sync pin (SIFS) to generate
the internal input frame sync (IFS).
If IFSA is 1 (active sync), invert the active generated input frame sync (IFS)
before applying to the SIFS pin.
Passive mode input frame sync—drive the internal input frame sync (IFS) from
the external input frame sync pin (SIFS) modified according to IFSK and
SCON1
[IFSDLY]. The SIU configures SIFS as an input.
Active mode input frame sync
—drive the internal input frame sync (IFS) from
the active generated frame sync (AGFS) modified according to
SCON1
[IFSDLY]. If
SCON12
[AGSYNC] is cleared, the SIU configures SIFS as
an output. If
SCON12
[AGSYNC] is set, the SIU configures SIFS as an input for
the purpose of synchronizing the active generated bit clocks.
To determine the type of error, the program can read the contents of the
STAT
register (see
Table 116 on page 194
).
If the IRESET field (
SCON1
[10]) or ORESET field (
SCON2
[10]) is cleared, do not change the value in this field.
§
If the ORESET field (
SCON2
[10]) is cleared, do not change the value in this field.
The combination of passive output bit clock (OCKA = 0) and active output frame sync (OFSA = 1) is not supported. The combination
of passive input bit clock (ICKA = 0) and active input frame sync (IFSA = 1) is not supported.
§§
If the IRESET field (
SCON1
[10]) is cleared, do not change the value in this field.
R/W
0
1
0
IFSA
§§
0
R/W
0
1
Bit
Field
Value
Description
R/W Reset
Value
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