參數(shù)資料
型號： DSP16410C
英文描述： TVS 400W 7.0V UNIDIRECT SMA
中文描述： DSP1629數(shù)字信號處理器
文件頁數(shù)： 282/373頁
文件大?。?/td> 5643K
代理商： DSP16410C
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
226
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
6 Software Architecture
(continued)
6.2 Registers
(continued)
6.2.1 Directly Program-Accessible (Register-Mapped) Registers
(continued)
Table 135. Program-Accessible (Register-Mapped) Registers by Type, Listed Alphabetically
Register Name
Description
Size
(Bits)
40
16
R/W
Type
Signed
§
/
Unsigned
signed
signed
Core/
Off-Core
core
core
Function
Block
DAU
DAU
a0, a1, a2, a3, a4, a5, a6, a7
Accumulators 0—7
a0h, a1h, a2h, a3h,
a4h, a5h, a6h, a7h
a0l, a1l, a2l, a3l,
a4l, a5l, a6l, a7l
a0g, a1g, a2g, a3g,
a4g, a5g, a6g, a7g
a0_1h, a2_3h,
a4_5h, a6_7h
R/W
R/W
data
data
Accumulators 0—7,
high halves (bits 31—16)
Accumulators 0—7,
low halves (bits 15—0)
Accumulators 0—7,
guard bits (bits 39—32)
Accumulator vectors
(concatenated high halves
of two adjacent accumulators)
AWAIT and flags
Auxiliary registers 0—3
Arithmetic unit control
Counters 0 and 1
Counter holding register
BIO control
Cache loop count
Cache save
Cache state
Pointer postincrement
Pointer postincrement
Interrupt multiplex control
Interrupt control 0 and 1
Interrupt status
Pointer postincrement/offset
High byte of
j
(bits 15—8)
Low byte of
j
(bits 7—0)
JTAG test
Pointer postincrement/offset
Core-to-core message input
Core-to-core message output
Product 0
High half of
p0
(bits 31—16)
Low half of
p0
(bits 15—0)
Product 1
High half of
p1
(bits 31—16)
Low half of
p1
(bits 15—0)
Program interrupt return
Processor identification
16
R/W
data
signed
core
DAU
8
R/W
data
signed
core
DAU
32
R/W
data
signed
core
DAU
alf
16
16
16
16
16
16
16
32
16
20
20
16
20
20
20
8
8
32
20
16
16
32
16
16
32
16
16
20
16
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/C
R/W
R
R
R/W
R/W
R
W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R
c & s
data
c & s
data
data
control
data
control
control
data
data
control
control
status
data
data
data
data
data
data
data
data
data
data
data
data
data
address unsigned
c & s
unsigned
signed
unsigned
sign
ed
sign
ed
unsigned
unsigned
unsigned
unsigned
signed
signed
unsigned
unsigned
unsigned
signed
unsigned
unsigned
unsigned
signed
unsigned
unsigned
signed
signed
signed
signed
signed
signed
core
core
core
core
core
off-core
core
core
core
core
core
off-core
core
core
core
core
core
off-core
core
off-core
off-core
core
core
core
core
core
core
core
off-core
SYS
DAU
DAU
DAU
DAU
BIO
SYS
SYS
SYS
XAAU
XAAU
IMUX
SYS
SYS
YAAU
YAAU
YAAU
JTAG
YAAU
MGU
MGU
DAU
DAU
DAU
DAU
DAU
DAU
XAAU
MGU
ar0, ar1, ar2, ar3
auc0, auc1
c0, c1
c2
cbit
cloop
csave
cstate
h
i
imux
inc0, inc1
ins
j
jhb
jlb
jiob
k
mgi
mgo
p0
p0h
p0l
p1
p1h
p1l
pi
pid
R indicates that the register is readable by instructions; W indicates the register is writable by instructions.
c & s means control and status.
§ Signed registers are in two’s complement format.
C indicates that the register is cleared and not set.
The IEN field (bit 14) of the
psw1
register is read only (writes to this bit are ignored).
§§ The VALUE[6:0] field (bits 6—0) are read only (writes to these bits are ignored).
unsigned
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