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參數(shù)資料
| 型號(hào)： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 126/373頁(yè) |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
70
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.13 Direct Memory Access Unit (DMAU)
(continued)
4.13.2 Registers
(continued)
The DMAU master control registers,
DMCON0
and
DMCON1
, control the reset, enable, or disable of individual
DMAU channels.
DMCON0
also controls the enabling of the source look-ahead buffer for pipelined MMT reads of
a source block.
Table 31. DMCON0 (DMAU Master Control 0) Register
The memory address for this register is 0x4205C.
15
14
13
HPRIM
MINT
XSIZE5
12
11
10
9
8
7—4
3—0
XSIZE4
TRIGGER5
TRIGGER4
SLKA5
SLKA4
DRUN[3:0]
SRUN[3:0]
Bits
Field
Value
Definition
R/W Reset
Value
0
15
HPRIM
0
If MMT channel interruption is enabled (if MINT is set), this bit indicates MMT4 is
the higher-priority channel.
If MMT channel interruption is enabled (if MINT is set), this bit indicates MMT5 is
the higher-priority channel.
If the DMAU has begun processing an MMT channel, it transfers all the data for that
MMT channel without interruption by the other MMT channel. Any SWT or PIU
bypass channel requests interrupt the active MMT channel.
The higher-priority MMT channel indicated by HPRIM can preempt the lower-prior-
ity MMT channel. If the DMAU has begun processing the higher-priority MMT
channel, it transfers all the data for that MMT channel without interruption by the
lower-priority MMT channel. Any SWT or PIU bypass channel requests interrupt
the active MMT channel.
MMT5 transfers single words (16-bit values).
MMT5 transfers aligned double words (32-bit values)
.
MMT4 transfers single words (16-bit values).
MMT4 transfers aligned double words (32-bit values)
.
If the DMAU begins a block transfer using MMT5, it clears this bit.
Set by core software to request the DMAU to begin a block transfer using MMT5.
If the DMAU begins a block transfer using MMT4, it clears this bit.
Set by core software to request the DMAU to begin a block transfer using MMT4.
Force source and destination accesses for MMT5 to occur in order (source look-
ahead disabled).
Permit source reads for MMT5 to be launched before older destination writes
(source look-ahead enabled). This maximizes block transfer throughput.
Force source and destination accesses for MMT4 to occur in order (source look-
ahead disabled).
Permit source reads for MMT4 to be launched before older destination writes
(source look-ahead enabled). This maximizes block transfer throughput.
The corresponding source and destination addresses must be even.
Each bit of DRUN[3:0] corresponds to one of the SWT
0—3
channels. For example, DRUN3 corresponds to SWT3.
§ Each bit of SRUN[3:0] corresponds to one of the SWT
0—3
channels. For example, SRUN2 corresponds to SWT2.
R/W
1
14
MINT
0
R/W
0
1
13
XSIZE5
0
1
0
1
0
1
0
1
0
R/W
0
12
XSIZE4
R/W
0
11
TRIGGER5
R/W
0
10
TRIGGER4
R/W
0
9
SLKA5
R/W
0
1
8
SLKA4
0
R/W
0
1
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