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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 187/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
131
4 Hardware Architecture
(continued)
4.14 System and External Memory Interface (SEMI)
(continued)
4.14.7 Performance
(continued)
4.14.7.4 Summary of Access Times
(continued)
Tables
70
and
71
show example access times under various conditions, including DMAU accesses with SLKA = 0.
These access times are derived from actual measurements. For the asynchronous access times, it is assumed
that the programmed enable assertion time is one (ATIME = 1) and that RSETUP = RHOLD = WSETUP =
WHOLD = 0. The actual value of these fields is application-dependent.
Table 70. Example Average Access Time Per SEMI Transaction, 32-Bit Data Bus
F
Table 71. Example Average Access Time Per SEMI Transaction, 16-Bit Data Bus
4.14.8 Priority
SEMI prioritizes the requests from both cores and the DMAU in the following order:
1. CORE0 program (X) and data (Y) requests have the highest priority. If CORE0 requires a simultaneous X and Y
access, X is performed first, then Y.
2. CORE1 program (X) and data (Y) requests have the second highest priority. If CORE1 requires a simultaneous
X and Y access, X is performed first, then Y.
3. DMAU data requests have the lowest priority.
Requester
Access Type
Asynchronous
Reads
5
×
T
CLK
Synchronous
Reads
12
×
T
CLK
Writes
3
×
T
CLK
Writes
4
×
T
CLK
Core
16-bit
32-bit aligned
32-bit misaligned
16-bit
32-bit aligned
16-bit
32-bit aligned
10
×
T
CLK
2
×
T
CLK
6
×
T
CLK
3
×
T
CLK
24
×
T
CLK
4
×
T
CLK
8
×
T
CLK
4
×
T
CLK
DMAU, SLKA= 1
DMAU, SLKA= 0
9
×
T
CLK
5
×
T
CLK
14
×
T
CLK
5
×
T
CLK
Requester
Access Type
Asynchronous
Reads
5
×
T
CLK
7
×
T
CLK
10
×
T
CLK
2
×
T
CLK
4
×
T
CLK
9
×
T
CLK
11
×
T
CLK
Synchronous
Reads
12
×
T
CLK
16
×
T
CLK
24
×
T
CLK
4
×
T
CLK
8
×
T
CLK
14
×
T
CLK
18
×
T
CLK
Writes
3
×
T
CLK
6
×
T
CLK
6
×
T
CLK
3
×
T
CLK
6
×
T
CLK
5
×
T
CLK
6
×
T
CLK
Writes
4
×
T
CLK
8
×
T
CLK
8
×
T
CLK
4
×
T
CLK
8
×
T
CLK
5
×
T
CLK
8
×
T
CLK
Core
16-bit
32-bit aligned
32-bit misaligned
16-bit
32-bit aligned
16-bit
32-bit aligned
DMAU, SLKA= 1
DMAU, SLKA= 0
相關PDF資料 |
PDF描述 |
|---|---|
| DSP16410 | 16-bit fixed point DSP with Flash |
| DSP25-16AR | Phase-leg Rectifier Diode |
| DSP25 | Phase-leg Rectifier Diode |
| DSP25-12A | Phase-leg Rectifier Diode |
| DSP25-12AT | Phase-leg Rectifier Diode |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| DSP16410CG | 制造商:AGERE 制造商全稱:AGERE 功能描述:DSP16410CG Digital Signal Processor |
| DSP16411 | 制造商:AGERE 制造商全稱:AGERE 功能描述:DSP16411 Digital Signal Processor |
| DSP1643 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecommunication IC |
| DSP1648C | 制造商:AGERE 制造商全稱:AGERE 功能描述:Host-Based Controller V.92 Modem Chip Set |
| DSP1675TV2RDD12VDB | 制造商:Agere Systems 功能描述: |
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