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參數(shù)資料
| 型號(hào)： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 213/373頁(yè) |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
157
4 Hardware Architecture
(continued)
4.16 Serial Interface Unit (SIU)
(continued)
4.16.3 Basic Input Processing
(continued)
If
SIDR
(serial input data register) is empty (the SIDV
flag (
STAT
[0]) is cleared), the following actions occur:
1. The SIU formats the data (μ-law, A-law, or no modifi-
cation) in
SIB
according to the IFORMAT[1:0] field
(
SCON0
[1:0]—see
Table 101 on page 182
).
2. The SIU transfers the formatted data to
SIDR
.
3. The SIU clears the SIBV (serial input buffer valid)
flag (
STAT
[1]).
4. The SIU sets the SIDV flag to indicate that
SIDR
is
full.
5. The SIU signals the DMAU that serial input data is
ready for transfer to memory.
6. If the IINTSEL[1:0] field (
SCON10
[12:11]—see
Table 111 on page 188
) equals two, the SIU asserts
the SIINT interrupt to the cores to request service.
Data remains in
SIDR
and SIDV remains set until the
data is read by the DMAU or by one of the cores. After
SIDR
has been read, the DSP16410B clears the SIDV
flag.
If new data is completely shifted in before the old data
in
SIB
is transferred to
SIDR
(i.e., while SIBV and SIDV
are both set), an input buffer overflow occurs and the
new data overwrites the old data. The SIU sets the
IOFLOW field (
STAT
[6]) to reflect this error condition.
If the IINTSEL[1:0] field (
SCON10
[12:11]) equals three,
the SIU asserts the SIINT interrupt to the cores to
reflect this condition.
4.16.4 Basic Output Processing
The SIU begins output processing when the user soft-
ware clears the ORESET field (
SCON2
[10]). The sys-
tem application must ensure that the output bit clock is
applied before ORESET is cleared. If an output bit
clock is active (internally generated), the user program
must wait at least four bit clock cycles between chang-
ing AGRESET (
SCON12
[15]) and clearing ORESET. If
the DMAU is used to service the SIU, the user software
must activate the DMAU channel before clearing
ORESET.
Figure 43
illustrates the default serial functional output
timing. SOCK (SIU output bit clock) synchronizes all
SIU output transactions. The SIU samples SOFS (SIU
output frame sync) on the rising edge of SOCK. If the
SIU detects a rising edge of SOFS, it initiates output
processing for a new frame. The SIU drives data bits
onto SOD (SIU output data) on the rising edge of
SOCK for active channels (i.e., channels selected via
software). The SIU 3-states SOD for inactive channels
and during idle periods. (See
Section 4.16.8 on
page 165
for details.)
Figure 43. Default Serial Output Functional Timing
To vary the serial function output timing from the default
operation described above, either core can program
control register fields as follows:
If either core sets the OCKK field (
SCON10
[7]—see
Table 111 on page 188
), the SIU inverts SOCK and:
— Detects the assertion of SOFS on the falling edge
of SOCK.
— Drives data onto SOD on each falling edge of
SOCK.
If either core sets the OFSK field (
SCON10
[5]),
SOFS is active-low and the start of a new frame is
specified by a high-to-low transition (falling edge) on
SOFS detected by an activating edge
1
of the output
bit clock.
By default, the SIU drives output data onto SOD
immediately after the detection of the output frame
sync. Either core can program the OFSDLY[1:0] field
(
SCON2
[9:8]—see
Table 103 on page 184
) to cause
the SIU to delay driving data onto SOD by one or two
output bit clock cycles.
SOCK can provide an externally generated output bit
clock (passive mode) or the SIU can generate an inter-
nal output bit clock (active mode) that can be applied to
SOCK. SOFS can provide an externally generated out-
put frame sync (passive mode) or the SIU can generate
an internal output frame sync (active mode) that can be
applied to SOFS. See
Section 4.16.5 on page 158
for
details on clock and frame sync generation.
Note:
The combination of passive output bit clock and
active output frame sync is not supported.
1. The activating edge of the output bit clock is the rising edge if the OCKK field (
SCON10
[7]) is cleared and falling edge if the OCKK field is set.
SOCK
SOFS
SOD
B
0
1
START OF
FRAME
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