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參數(shù)資料
| 型號(hào)： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號(hào)處理器 |
| 文件頁數(shù)： | 60/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Table of Contents
(continued)
Contents
Page
4
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
Data Sheet
June 2001
DSP16410B Digital Signal Processor
4.14.6 Synchronous Memory...........................................................................................................121
4.14.6.1
Functional Timing..................................................................................................121
4.14.6.2
Interfacing Examples ............................................................................................123
4.14.7 Performance..........................................................................................................................125
4.14.7.1
System Bus...........................................................................................................125
4.14.7.2
External Memory, Asynchronous Interface...........................................................126
4.14.7.3
External Memory, Synchronous Interface.............................................................128
4.14.7.4
Summary of Access Times...................................................................................130
4.14.8 Priority...................................................................................................................................131
4.15 Parallel Interface Unit (PIU) ...............................................................................................................132
4.15.1 Registers...............................................................................................................................132
4.15.2 Hardware Interface................................................................................................................136
4.15.2.1
Enables and Strobes.............................................................................................137
4.15.2.2
Address and Data Pins.........................................................................................138
4.15.2.3
Flags, Interrupt, and Ready Pins ..........................................................................139
4.15.3 Host Data Read and Write Cycles ........................................................................................140
4.15.4 Host Register Read and Write Cycles...................................................................................142
4.15.5 Host Commands ...................................................................................................................144
4.15.5.1
Status/Control/Address Register Read Commands..............................................145
4.15.5.2
Status/Control/Address Register Write Commands..............................................145
4.15.5.3
Memory Read Commands....................................................................................146
4.15.5.4
Flow Control for Memory Read Commands..........................................................147
4.15.5.5
Memory Write Commands ....................................................................................148
4.15.5.6
Flow Control for Control/Status/Address Register and Memory Write
Commands ........................................................................................................148
4.15.6 Host Command Examples ....................................................................................................149
4.15.6.1
Download of Program or Data ..............................................................................149
4.15.6.2
Upload of Data......................................................................................................149
4.15.7 PIU Interrupts........................................................................................................................150
4.16 Serial Interface Unit (SIU)..................................................................................................................151
4.16.1 Hardware Interface................................................................................................................153
4.16.2 Pin Conditioning Logic, Bit Clock Selection Logic, and Frame Sync Selection Logic...........154
4.16.3 Basic Input Processing..........................................................................................................156
4.16.4 Basic Output Processing.......................................................................................................157
4.16.5 Clock and Frame Sync Generation.......................................................................................158
4.16.6 ST-Bus Timing Examples......................................................................................................163
4.16.7 SIU Loopback........................................................................................................................165
4.16.8 Basic Frame Structure ..........................................................................................................165
4.16.9 Assigning SIU Logical Channels to DMAU Channels ...........................................................166
4.16.10 Frame Error Detection and Reporting...................................................................................167
4.16.11 Frame Mode..........................................................................................................................167
4.16.12 Channel Mode—32 Channels or Less in Two Subframes or Less .......................................168
4.16.13 Channel Mode—Up to 128 Channels in a Maximum of Eight Subframes ............................174
4.16.14 SIU Examples .......................................................................................................................177
4.16.14.1 Single-Channel I/O................................................................................................177
4.16.14.2 ST-Bus Interface...................................................................................................178
4.16.15 Registers...............................................................................................................................181
4.17 Internal Clock Selection .....................................................................................................................197
4.18 Clock Synthesis..................................................................................................................................198
4.18.1 PLL Operating Frequency.....................................................................................................198
4.18.2 PLL LOCK Flag Generation..................................................................................................198
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