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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 127/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
71
4 Hardware Architecture
(continued)
4.13 Direct Memory Access Unit (DMAU)
(continued)
Table 31. DMCON0 (DMAU Master Control 0) Register
(continued)
4.13.2 Registers
(continued)
Table 32. DMCON1 (DMAU Master Control 1) Register
The memory address for this register is 0x4205E.
15—7
Reserved
7—4
DRUN[3:0]
0
The corresponding SWT channel
does not initiate a new destination transfer. The
DMAU clears this field if it has completed a destination transfer and the correspond-
ing AUTOLOAD field (
CTL
0—3
[0]—
Table 34 on page 73
) is cleared. The cores
cannot clear this field. The cores can cause the DMAU to terminate channel activ-
ity by setting the corresponding RESET[3:0] field (
DMCON1
[3:0]—
Table 32 on
page 71
).
The software running in a core sets this field to cause the DMAU to initiate a new
destination transfer for the corresponding SWT channel
.
The corresponding SWT channel
§
does not initiate a new source transfer. The
DMAU clears this field if it has completed a source transfer and the corresponding
AUTOLOAD field (
CTL
0—3
[0]—
Table 34 on page 73
) is cleared. The cores can-
not clear this field. The cores can cause the DMAU to terminate channel activity by
setting the corresponding RESET[3:0] field (
DMCON1
[3:0]—
Table 32 on page 71
).
The software running in a core sets this field to cause the DMAU to initiate a new
source transfer for the corresponding SWT channel
§
.
The corresponding source and destination addresses must be even.
Each bit of DRUN[3:0] corresponds to one of the SWT
0—3
channels. For example, DRUN3 corresponds to SWT3.
§ Each bit of SRUN[3:0] corresponds to one of the SWT
0—3
channels. For example, SRUN2 corresponds to SWT2.
R/
Set
0
1
3—0
SRUN[3:0]
0
R/
Set
0
1
6
5—4
3—0
PIUDIS
RESET[5:4]
RESET[3:0]
Bits
Field
Value
Definition
R/W
Reset
Value
0
0
15—7
6
Reserved
PIUDIS
0
0
1
0
1
Reserved—write with zero.
The DMAU processes PIU requests.
The DMAU ignores PIU requests.
The corresponding MMT channel
is unaffected.
The software running in a core sets this field to cause the DMAU to uncondi-
tionally terminate all channel activity for the corresponding MMT channel
.
The corresponding SWT channel
is unaffected.
The software running in a core sets this field to cause the DMAU to uncondi-
tionally terminate all channel activity for the corresponding SWT channel
.
R/W
R/W
5—4
RESET[5:4]
RESET5 corresponds to MMT5 and RESET4 corresponds to MMT4. Setting RESET[5:4] does not affect the state of any DMAU registers. RESET[5:4]
is typically used for error recovery—see
Section 4.13.8 on page 93
for details.
Each bit of RESET[3:0] corresponds to one of the SWT
0—3
channels. For example, RESET3 corresponds to SWT3. Setting a RESET[3:0] field does
not affect the state of any DMAU registers, including the state of the SRUN[3:0]/DRUN[3:0] fields (
DMCON0
[7:0]—
Table 31
). RESET[3:0] is typically
used for error recovery—see
Section 4.13.8 on page 93
for details.
R/W
0
3—0
RESET[3:0]
0
1
R/W
0
Bits
Field
Value
Definition
R/W Reset
Value
相關PDF資料 |
PDF描述 |
|---|---|
| DSP16410 | 16-bit fixed point DSP with Flash |
| DSP25-16AR | Phase-leg Rectifier Diode |
| DSP25 | Phase-leg Rectifier Diode |
| DSP25-12A | Phase-leg Rectifier Diode |
| DSP25-12AT | Phase-leg Rectifier Diode |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| DSP16410CG | 制造商:AGERE 制造商全稱:AGERE 功能描述:DSP16410CG Digital Signal Processor |
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