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參數資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數字信號處理器 |
| 文件頁數： | 357/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
301
11 Timing Characteristics and Requirements
(continued)
11.11 SIU
(continued)
Table 222. Timing Requirements for SIU Active Channel Mode Input
Abbreviated Reference
t45
t49
t50
Parameter
Min
61.035
9
8
Max
—
—
—
Unit
ns
ns
ns
SICK Bit Clock Period (high to high)
SID Setup Time (valid to low)
SID Hold Time (low to invalid)
The active clock source is programmed as either the internal clock CLK or the SCK pin, depending on the AGEXT field (
SCON12
[12]). The
period of SICK is dependent on the period of the active clock source and the programming of the AGCKLIM[7:0] field (
SCON11
[7:0]). The
application must ensure that the period of SICK is at least 61.035 ns.
Table 223. Timing Characteristics for SIU Active Channel Mode Input
Abbreviated Reference
t46
t47
t48
Parameter
Min
Max
Unit
ns
ns
ns
SICK Bit Clock High Time (high to low)
SICK Bit Clock Low Time (low to high)
SIFS Delay (high to high)
T
AGCKH
– 3
T
AGCKL
– 3
T
CKAG
– 5
T
AGCKH
and T
AGCKL
are dependent on the programming of the AGCKLIM[7:0] field (
SCON11
[7:0]) and the period of the active clock source.
T
CKAG
is the period of the active clock source.
The active clock source is programmed as either the internal clock CLK or the SCK pin, depend-
ing on the AGEXT field (
SCON12
[12]).
T
AGCKH
+ 3
T
AGCKL
+ 3
T
CKAG
+ 5
相關PDF資料 |
PDF描述 |
|---|---|
| DSP16410 | 16-bit fixed point DSP with Flash |
| DSP25-16AR | Phase-leg Rectifier Diode |
| DSP25 | Phase-leg Rectifier Diode |
| DSP25-12A | Phase-leg Rectifier Diode |
| DSP25-12AT | Phase-leg Rectifier Diode |
相關代理商/技術參數 |
參數描述 |
|---|---|
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