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參數(shù)資料
| 型號(hào)： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號(hào)處理器 |
| 文件頁數(shù)： | 89/373頁 |
| 文件大小： | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
33
4 Hardware Architecture
(continued)
4.4 Interrupts and Traps
(continued)
4.4.8 Interrupt and Trap Vector Table
(continued)
Table 9. Interrupt and Trap Vector Table
Vector Description
Vector Address
Priority
Hexadecimal
vbase
+ 0x0
vbase
+ 0x4
vbase
+ 0x8
vbase
+ 0xC
vbase
+ 0x10
vbase
+ 0x14
vbase
+ 0x18
vbase
+ 0x1C
vbase
+ 0x20
vbase
+ 0x24
vbase
+ 0x28
vbase
+ 0x2C
vbase
+ 0x30
vbase
+ 0x34
vbase
+ 0x38
vbase
+ 0x3C
vbase
+ 0x40
vbase
+ 0x44
vbase
+ 0x48
vbase
+ 0x4C
vbase
+ 0x50
vbase
+ 0x54
vbase
+ 0x58
vbase
+ 0x5C
vbase
+ 0x60
vbase
+ 0x64
…
Decimal
vbase
+ 0
vbase
+ 4
vbase
+ 8
vbase
+ 12
vbase
+ 16
vbase
+ 20
vbase
+ 24
vbase
+ 28
vbase
+ 32
vbase
+ 36
vbase
+ 40
vbase
+ 44
vbase
+ 48
vbase
+ 52
vbase
+ 56
vbase
+ 60
vbase
+ 64
vbase
+ 68
vbase
+ 72
vbase
+ 76
vbase
+ 80
vbase
+ 84
vbase
+ 88
vbase
+ 92
vbase
+ 96
vbase
+ 100
…
Reserved
PTRAP
UTRAP
§
Reserved
TIME0
TIME1
—
6 (Highest)
5
—
0—3
0—3
0—3
0—3
0—3
0—3
0—3
0—3
0—3
0—3
0—3
0—3
0—3
0—3
0—3
0—3
0—3
0—3
0—3
0—3
—
—
—
MXI0 (DSINT0 or DSINT1
)
MXI1 (DDINT0 or DDINT1
)
MXI2 (DSINT2 or DSINT3
)
MXI3 (DDINT2 or DDINT3
)
DMINT4
DMINT5
INT0
INT1
MGIBF
SIGINT
XIO
PHINT
MXI4 (SOINT0 or DSINT0
)
MXI5 (SIINT0 or DDINT0
)
MXI6 (SOINT1 or DSINT2
)
MXI7 (SIINT1 or DDINT2
)
MXI8 (INT2, POBE, or PIBF
)
MXI9 (INT3, POBE, or PIBF
)
icall 0
§§
icall 1
…
icall 62
icall 63
vbase
+ 0x158
vbase
+ 0x15C
vbase
+ 344
vbase
+ 348
—
—
§
The programmer specifies the relative priority levels 0—3 for hardware interrupts via
inc0
and
inc1
(see
Table 7 on page 31
). Level 0 indicates a dis-
abled interrupt. If multiple concurrent interrupts with the same assigned priority occur, the core first services the interrupt that has its status field in the
relative least significant bit location of the
ins
register (see
Table 8 on page 32
); i.e., the core first services the interrupt with the lowest vector address.
The choice of interrupt is selected by the
imux
register (see
Table 5 on page 28
).
§§ Reserved for system services.
vbase
contains the base address of the 352-word vector table.
Driven by TRAP pin (see
Section 4.4.10 on page 34
) or core-to-core trap (see
Section 4.8.1 on page 46
).
Reserved for HDS.
相關(guān)PDF資料 |
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|---|---|
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