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參數(shù)資料
| 型號(hào)： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 124/373頁(yè) |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
68
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.13 Direct Memory Access Unit (DMAU)
(continued)
4.13.2 Registers
(continued)
The DMAU status register (
DSTAT
) reports current DMAU channel activity for both source and destination opera-
tions and reports channel errors. This register can be read by the user software executing in either core to deter-
mine if a specific DMAU channel is already in use, or if an error has occurred that may result in data corruption.
The ERR[5:0] fields of the
DSTAT
register reflect DMAU protocol errors. See
Section 4.13.8 on page 93
for infor-
mation on error reporting and recovery.
Table 30. DSTAT (DMAU Status) Register
The memory address for this register is 0x4206C.
31
30
29
28
RBSY5 RBSY4 SBSY5 DBSY5 SRDY5 DRDY5
15
14
13
12
ERR3
SBSY2 DBSY2 SRDY2 DRDY2
27
26
25
24
23
22
21
20
19
18
17
16
ERR5
9
SBSY1 DBSY1 SRDY1 DRDY1
SBSY4 DBSY4 SRDY4 DRDY4 ERR4 SBSY3 DBSY3 SRDY3 DRDY3
8
7
6
5
4
ERR1
SBSY0 DBSY0 SRDY0 DRDY0
11
10
3
2
1
0
ERR2
ERR0
Bits
Field
Value
Description
R/W
Reset
Value
X
31
RBSY5
1
0
1
0
1
0
1
0
1
0
1
0
1
MMT5 is busy completing a reset operation
.
MMT5 is not completing a reset operation.
MMT4 is busy completing a reset operation
.
MMT4 is not completing a reset operation.
MMT5 is reading memory.
MMT5 is not reading memory.
MMT5 is writing memory.
MMT5 is not writing memory.
MMT5 has a source transaction pending.
MMT5 does not have a source transaction pending.
MMT5 has a destination transaction pending.
MMT5 does not have a destination transaction pending.
MMT5 has detected a protocol error (source or destination). Error report is cleared by
writing a 1 to this bit.
MMT5—no errors.
MMT4 is reading memory.
MMT4 is not reading memory.
MMT4 is writing memory.
MMT4 is not writing memory.
MMT4 has a source transaction pending.
MMT4 does not have a source transaction pending.
MMT4 has a destination transaction pending.
MMT4 does not have a destination transaction pending.
MMT4 has detected a protocol error (source or destination). Error report is cleared by
writing a 1 to this bit.
MMT4—no errors.
SWT3 is reading memory.
SWT3 is not reading memory.
SWT3 is writing memory.
SWT3 is not writing memory.
R
30
RBSY4
R
X
29
SBSY5
R
X
28
DBSY5
R
X
27
SRDY5
R
X
26
DRDY5
R
X
25
ERR5
R/Clear
X
0
1
0
1
0
1
0
1
0
1
24
SBSY4
R
X
23
DBSY4
R
X
22
SRDY4
R
X
21
DRDY4
R
X
20
ERR4
R/Clear
X
0
1
0
1
0
19
SBSY3
R
X
18
DBSY3
R
X
For this column, X indicates unknown on powerup reset and unaffected on subsequent reset.
A core resets MMT5 by setting the RESET5 field (
DMCON1
[5]—
Table 32 on page 71
) and resets MMT4 by setting the RESET4 field (
DMCON1
[4]).
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