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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 83/373頁 |
| 文件大小： | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
27
4 Hardware Architecture
(continued)
4.4 Interrupts and Traps
(continued)
4.4.1 Hardware Interrupt Logic
(continued)
Table 4
summarizes each hardware interrupt in the DSP16410B, including whether it is internal or external, which
module generates it, and a brief description. For details on the operation of each internal interrupt, see the section
that describes the corresponding block.
Table 4. Hardware Interrupts
Interrupt
DSINT0
DDINT0
DSINT1
DDINT1
DSINT2
DDINT2
DSINT3
DDINT3
DMINT4
DMINT5
INT[3:0]
Type
Internal
Internal DMAU Destination Interrupt for SWT0 (for SIU0) Channel SWT0
destination (input) interrupt request.
Internal
DMAU Source Interrupt for SWT1 (for SIU0)
Internal DMAU Destination Interrupt for SWT1 (for SIU0) Channel SWT1
destination (input) interrupt request.
Internal
DMAU Source Interrupt for SWT2 (for SIU1)
Internal DMAU Destination Interrupt for SWT2 (for SIU1) Channel SWT2
destination (input) interrupt request.
Internal
DMAU Source Interrupt for SWT3 (for SIU1)
Internal DMAU Destination Interrupt for SWT3 (for SIU1) Channel SWT3
destination (input) interrupt request.
Internal
DMAU Interrupt for MMT4
Internal
DMAU Interrupt for MMT5
External
External Interrupt Requests
Name
Description
DMAU Source Interrupt for SWT0 (for SIU0)
Channel SWT0
source (output) interrupt request.
Channel SWT1
source (output) interrupt request.
Channel SWT2
source (output) interrupt request.
Channel SWT3
source (output) interrupt request.
Channel MMT4
interrupt request.
Channel MMT5
interrupt request.
An external device has requested service by asserting
the corresponding INT[3:0] pin (0-to-1 transition).
The MGU input buffer (
mgi
) is full.
The host sets the HINT field (
PCON
[4]).
PDI
contains data from a previous host write operation.
The data in
PDO
has been read by the host.
The other core sets its
signal
[0] field.
Based on the IINTSEL[1:0] field (
SCON10
[12:11]),
asserted if:
MGIBF
PHINT
PIBF
POBE
SIGINT
SIINT0
Internal
Internal
Internal
Internal
Internal
Internal
MGU Input Buffer Full
PIU Host Interrupt
PIU Input Buffer Full
PIU Output Buffer Empty
Signal Interrupt (Core-to-Core)
SIU0 Input Interrupt
Input frame sync detected.
Input subframe transfer complete.
Input channel transfer complete.
Input error occurs.
Based on the OINTSEL[1:0] field (
SCON10
[14:13]):
Output frame sync detected.
Output subframe transfer complete.
SIINT1
Internal
SIU1 Input Interrupt
SOINT0
Internal
SIU0 Output Interrupt
Output channel transfer complete.
Output error occurs.
TIMER0 has reached zero count.
TIMER1 has reached zero count.
Based on the other core’s XIOC[1:0] field:
Zero (logic low).
SOINT1
Internal
SIU1 Output Interrupt
TIME0
TIME1
XIO
Internal
Internal
Internal
TIMER0 Delay/Interval Reached
TIMER1 Delay/Interval Reached
Core-to-Core DMAU Interrupt
DMINT4 (MMT4 transfer complete).
DMINT5 (MMT5 transfer complete).
An SWT channel is a single-word transfer channel used for both input and output by an SIU. It transfers single words (16 bits).
An MMT channel is a memory-to-memory channel used by the cores to copy a block from any area of memory to any other area of memory. It
transfers single words (16 bits) or double words (32 bits).
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