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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 329/373頁 |
| 文件大小： | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
273
10 Electrical Characteristics and Requirements
(continued)
10.3 Power Dissipation
(continued)
10.3.2 I/O Power Dissipation
(continued)
Power dissipation due to the input buffers is highly dependent upon the input voltage level. At full CMOS levels,
essentially no dc current is drawn. However, for levels between the power supply rails, especially at or near the
threshold of V
DD
2/2, high current can flow. See
Section 10.1
for more information.
WARNING: The device needs to be clocked for at least six CKI cycles during reset after powerup.
Otherwise, high currents might flow.
10.4 Power Supply Sequencing Issues
The DSP16410B requires two supply voltages. The use of dual voltages reduces internal device power consump-
tion while supporting standard 3.3 V external interfaces. The external (I/O) power supply voltage is V
DD
2, the inter-
nal supply voltage is V
DD
1, and the internal analog supply voltage is V
DD
1A. V
DD
1 and V
DD
1A are typically
generated by the same power supply, with V
DD
1A receiving enhanced filtering near the device. In the discussion
that follows, V
DD
1 and V
DD
1A are assumed to rise and fall together, and are collectively referred to as V
DD
1
throughout the remainder of this section.
Power supply design is a system issue.
Section 10.4.1
describes the recommended power supply sequencing
specifications to avoid inducing latch-up or large currents that may reduce the long term life of the device.
Section 10.4.2
discusses external power sequence protection circuits that may be used to meet the recommenda-
tions discussed in
Section 10.4.1
.
10.4.1 Supply Sequencing Recommendations
Control of powerup and powerdown sequences is recommended to address the following key issues. See
Figure 66
and
Table 181 on page 274
for definitions of the terms V
SEP
, T
SEPU
, and T
SEPD
.
1. If the internal supply voltage (V
DD
1) exceeds the external supply voltage (V
DD
2) by a specified amount, large
currents may flow through on-chip ESD structures that may reduce the long-term life of the device or induce
latch-up. The difference between the internal and external supply voltages is defined as V
SEP
. It is recommended
that the value of V
SEP
specified in
Table 181
be met during device powerup and device powerdown. External
components may be required to ensure this specification is met (see
Section 10.4.2
).
2. During powerup, if the external supply voltage (V
DD
2) exceeds a specified voltage (1.2 V) and the internal supply
voltage (V
DD
1) does not reach a specified voltage (0.6 V) within a specified time interval (T
SEPU
), large currents
may flow through the I/O buffer transistors. This is because the I/O buffer transistors are powered by V
DD
2 but
their control transistors powered by V
DD
1 are not at valid logic levels. If the requirement for T
SEPU
cannot be met,
external components are recommended (see
Section 10.4.2
).
3. During powerdown, if the internal supply voltage (V
DD
1) falls below a specified voltage (0.6 V) and the external
supply voltage (V
DD
2) does not fall below a specified voltage (1.2 V) within a specified time interval (T
SEPD
),
large currents may flow through the I/O buffer transistors. This is because the control transistors (powered by
V
DD
1) for the I/O buffer transistors are no longer at valid logic levels while the I/O buffer transistors remain pow-
ered by V
DD
2. If the requirement for T
SEPD
cannot be met, external components are recommended (see
Section 10.4.2
).
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