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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 307/373頁 |
| 文件大小： | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
251
7 Ball Grid Array Information
(continued)
7.1 208-Ball PBGA Package
(continued)
Table 173 describes the PBGA ball assignments sorted by symbol for the 208-ball package. For each signal or
power/ground connection, this table lists the PBGA coordinate, the symbol name, the type (I = input, O = output,
I/O = input/output, O/Z = 3-state output, P = power, G = ground), and description. Inputs and bidirectional pins do
not maintain full CMOS levels when not driven. They must be pulled to V
DD
2
or V
SS
through the appropriate pull
up/down resistor (refer to
Section 10.1 on page 269
). An unused external SEMI data bus (ED[31:0]) can be stati-
cally configured as outputs by asserting the EYMODE pin. At full CMOS levels, no significant dc current is drawn.
Table 173. 208-Ball PBGA Ball Assignments Sorted Alphabetically by Symbol
Symbol
CKI
EA[18:0]
208 Ball PBGA Coordinate
H2
H15, G13, G14, G16, G15, F16, F15, E13,
E14, E16, D14, D15, D16, C16, C15, B16,
C14, A15, B14
D12
Type
I
O
Description
External Clock Input.
External Address Bus, Bits 18—0.
EACKN
O
External Device Acknowledge for External Memory Inter-
face (negative assertion).
Programmable Clock Output.
External Memory Data Bus, Bits 31—0.
ECKO
ED[31:0]
J16
O
I/O
B11, A11, C11, D11, B10, A10, B9, C9, D9,
D8, C8, B8, D7, C7, A7, B7, A6, B6, D5, C5,
A5, C4, A4, B4, A3, B3, A2, C3, B1, C1, C2,
D2
A14
B13
E2
E1
EION
ERAMN
ERDY
EREQN
O
O
I
I
Enable for External I/O (negative assertion).
External RAM Enable (negative assertion).
External Memory Device Ready.
External Device Request for EMI Interface (negative asser-
tion).
Enable for External ROM (negative assertion).
EROM Type Control:
If 0, asynchronous SRAM mode.
If 1, synchronous SRAM mode.
Read/Write, Bit 0 (negative assertion).
Read/Write, Bit 1 (negative assertion).
External Segment Address, Bits 3—0.
External Memory Bus Size Control:
If 0, 16-bit external interface.
If 1, 32-bit external interface.
External Boot-up Control for CORE0.
External Data Bus Mode Configuration Pin.
External Interrupt Requests 3—0.
BIO0 Status/Control, Bits 6—0.
BIO1 Status/Control, Bits 6—0.
PIU Address, Bits 3—0.
PIU Chip Select (negative assertion).
PIU Data Bus, Bits 15—0.
EROMN
ERTYPE
B12
F2
O
I
ERWN0
ERWN1
ESEG[3:0]
ESIZE
C12
A12
O
O
O
I
J14, J13, H13, H14
E3
EXM
EYMODE
INT[3:0]
IO0BIT[6:0]
IO1BIT[6:0]
PADD[3:0]
PCSN
PD[15:0]
E4
R3
I
I
I
J3, J2, K4, K3
N3, N1, N2, P1, P2, R1, P3
T13, T14, R14, T15, P14, R16, P15
P12, T12, P13, R13
N12
T3, R4, R5, T5, P5, N5, R6, T6, P6, N6, R7,
T7, T8, P8, N8, N9
R9
T11
P10
P9
R10
I/O
I/O
I
I
I/O
PIBF
PIDS
PINT
POBE
PODS
O
I
O
O
I
PIU Input Buffer Full Flag.
PIU Input Data Strobe.
PIU Interrupt Request to Host.
PIU Output Buffer Empty Flag.
PIU Output Data Strobe.
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