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參數資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數字信號處理器 |
| 文件頁數： | 314/373頁 |
| 文件大小： | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
258
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
8 Signal Descriptions
(continued)
8.3 System and External Memory
Interface
(continued)
EA[18:1]—External Address Bus Bits 18—1:
Output. The function of this bus depends on the state
of the ESIZE pin:
If the external data bus is configured as a 16-bit bus
(ESIZE = 0), the SEMI places the 18 most significant
bits of the 19-bit external address onto EA[18:1].
If the external data bus is configured as a 32-bit bus
(ESIZE = 1), the SEMI places the 18-bit external
address onto EA[18:1].
After an access is complete and before the start of a
new access, the SEMI continues to drive EA[18:1] with
its current state. The SEMI 3-states EA[18:1] if it
grants a request by an external device to access the
external memory (see description of the EREQN pin).
EA0—External Address Bus Bit 0:
Output. The func-
tion of this bit depends on the state of the ESIZE pin:
If the external data bus is configured as a 16-bit bus
(ESIZE = 0), the SEMI places the least significant bit
of the 19-bit external address onto EA0.
If the external data bus is configured as a 32-bit bus
(ESIZE = 1), the SEMI does not use EA0 as an
address bit:
—If the selected memory component is configured
as asynchronous
1
, the SEMI drives EA0 with its
previous value.
—If the selected memory component is configured
as synchronous
1
, the SEMI drives a negative-
assertion write strobe onto EA0 (the SEMI drives
EA0 with the logical AND of ERWN1 and
ERWN0).
After an access is complete and before the start of a
new access, the SEMI continues to drive EA0 with its
current state. The SEMI 3-states EA0 if it grants a
request by an external device to access the external
memory (see description of the EREQN pin).
ESEG[3:0]—External Segment Address:
Output. The external segment address outputs provide
an additional 4 bits of address or decoded enables for
extending the external address range of the
DSP16410B. The state of ESEG[3:0] is determined by
the
EXSEG0
,
EYSEG0
,
EXSEG1
, and
EYSEG1
regis-
ters for a CORE0 or CORE1 external memory access.
Refer to
Section 4.14.1.4 on page 105
for more details.
If the DMAU accesses external memory, the SEMI
places the contents of the ESEG[3:0] field of the
SADD
0—5
or
DADD
0—5
register onto the
ESEG[3:0] pins (see
Table 37 on page 76
for details).
If the PIU accesses external memory, the SEMI places
the contents of the ESEG[3:0] field of the
PA
register
onto the ESEG[3:0] pins (see
Table 78 on page 135
for
details). ESEG[3:0] retain their previous state while
the SEMI is not performing external accesses. The
SEMI 3-states ESEG[3:0] if it grants a request by an
external device to access the external memory (see
description of the EREQN pin).
ERWN[1:0]—External Read/Write Not:
Output. The
external read/write strobes are two separate write
strobes. In general, if driven high by the SEMI, these
signals indicate an external read access. If driven low,
these signals indicate an external write access. How-
ever, the exact function of these pins is qualified by the
value of the ESIZE pin:
If ESIZE = 0 (16-bit data bus), ERWN1 is always
inactive (high) and ERWN0 is an active write strobe.
If ESIZE = 1 (32-bit data bus), ERWN0 is the write
enable for the upper (most significant) 16 bits of the
data (ED[31:16]) and ERWN1 is the write enable for
the lower (least significant) 16 bits of the data
(ED[15:0]).
The SEMI 3-states ERWN[1:0] if it grants a request by
an external device to access the external memory (see
description of the EREQN pin).
ERAMN—ERAM Space Enable:
Negative-assertion
output. The external RAM enable selects the ERAM
memory component (external data memory). For
asynchronous accesses, the SEMI asserts ERAMN for
the number of cycles specified by the YATIME[3:0] field
(
ECON0
[7:4]—see
Table 59 on page 109
). For syn-
chronous accesses, the SEMI asserts ERAMN for two
instruction cycles (one ECKO cycle
2
). ERAM is config-
ured as synchronous if the YTYPE field is set
(
ECON1
[9]—see
Table 60 on page 110
) is set. The
SEMI 3-states ERAMN if it grants a request by an
external device to access the external memory (see
description of the EREQN pin).
1. The EROM component is synchronous if the ERTYPE pin is logic 1. The ERAM component is synchronous if YTYPE field (
ECON1
[9]) is
set. The EIO component is synchronous if the ITYPE field (
ECON1
[10]) is set.
ECON1
is described in
Table 60 on page 110
.
2. If any memory component is configured as synchronous, ECKO must be programmed as CLK/2, i.e., the ECKO[1:0] field
(
ECON1
[1:0]—
Table 60 on page 110
) must be programmed to 0x0.
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