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參數(shù)資料
| 型號(hào)： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 188/373頁(yè) |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
132
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.15 Parallel Interface Unit (PIU)
The parallel interface unit (PIU) is the DSP16410B
interface to a host microprocessor or microcontroller.
This interface is a 16-bit parallel port that is passive
only, i.e., the DSP16410B is the slave to the host for all
transactions. The PIU is both Intel
1
and Motorola
2
memory bus compatible and provides select logic for a
shared-bus interface. As an additional feature, the host
can access the entire DSP16410B memory (internal
and external) through the PIU.
The PIU control and data registers are memory-
mapped into the DSP16410B shared internal I/O mem-
ory component (
Section 4.5.7 on page 42
). The host
can access all of the PIU data and control registers via
external pins. Both cores and the DMAU can access
these registers directly via the system bus. The DMAU
can directly access the PIU data registers
PDI
and
PDO
.
The DMAU supports the PIU via a dedicated bypass
channel. Unlike the DMAU SWT and MMT channels,
the PIU bypass channel must be configured by the host
via commands over the PIU address pins, PADD[3:0].
The PIU provides three interrupt signals to the cores.
These interrupts indicate a host-generated request or
the completion of an input or output transaction.
The PIU provides the following features:
A high-speed, 16-bit parallel host interface
Compatibility with industry-standard microprocessor
buses
Chip select logic for shared bus system architectures
Interrupt output pin for DSP16410B-to-host interrupt
generation
Dedicated host and core scratch registers for conve-
nient messaging
Supported by DMAU to access all memory
4.15.1 Registers
As summarized in
Table 72
, the PIU contains seven
memory-mapped registers that are accessible by the
host and the cores. The host accesses these registers
by issuing commands through the PIU. Please refer to
Section 4.15.5 on page 144
. All PIU registers are
accessed by the host as 16-bit quantities. The cores
access the PIU registers as 32-bit memory-mapped
locations residing in the shared internal I/O memory
component (
Section 4.5.7 on page 42
). The PIU regis-
ters are aligned to even addresses and occupy
addresses 0x41000 to 0x4100A, as noted in
Table 72
.
Section 6.2.2 on page 228
provides an overview of
memory-mapped registers.
Table 72. PIU Registers
Register
Name
PCON
1. Intelis a registered trademark of Intel Corporation.
2. Motorolais a registered trademark of Motorola, Inc.
Address
Size
(Host)
16
Size
(Cores)
32
R/W
(Host)
R/W
R/W
(Cores)
R/W
Type
Description
0x41000
c & s
PIU control and status. The application must choose
one of the cores to write
PCON
.
PIU data in from host.
PIU data out to host. For a typical application, the
DMAU writes
PDO
, but either core can also write
PDO
. The application must choose one of these enti-
ties to write
PDO
.
PIU address for host access to DSP16410B memory.
The application must choose either the host or one of
the cores to write this register.
DSP scratch. The application must choose one of
the cores to write
DSCRATCH
.
Host scratch.
PDI
§
PDO
0x41008
0x4100A
16
16
32
32
W
R
R
data
data
R/W
PAH
PAL
0x41004
(
PA
)
16
16
32
R/W
R/W
R/W
data
DSCRATCH
0x41002
16
32
R
R/W
data
HSCRATCH
0x41006
16
32
W
R
data
c & s means control and status.
All bits of
PCON
are readable by both the host and the cores. Not all bits are writable—see
Table 73 on page 133
for details.
§
PDI
is double-buffered (unlike the DSP16XX PHIF
PDX
register). Therefore, a host write to
PDI
can be issued (but not completed) before a
previous host write to
PDI
is completed.
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