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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 239/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
183
4 Hardware Architecture
(continued)
4.16 Serial Interface Unit (SIU)
(continued)
4.16.15 Registers
(continued)
Table 102. SCON1 (SIU Input Frame Control) Register
The memory address for this register is 0x43002 for SIU0 and 0x44002 for SIU1.
15—12
11
Reserved
I2XDLY
10
9—8
7
6—0
IRESET
IFSDLY[1:0]
IFRAME
IFLIM[6:0]
Bit
Field
Value
Description
R/W
Reset
Value
0
0
15—12
11
Reserved
I2XDLY
0
0
Reserved—write with zero.
Do not stretch the active generated input bit clock (ICK) relative to the active-
mode generated output bit clock (OCK), i.e., ICK and OCK are identical and in-
phase.
Stretch the high phase of the active generated input clock (ICK) by one SCK
phase relative to the active generated output bit clock (OCK) to provide addi-
tional input serial data capture time.
Activate input section and begin input processing at the start of the first active
input channel.
Deactivate input section and initialize bit and frame counters.
No input frame sync delay—capture input data from SID pin starting with the
same internal bit clock (ICK) that latches the input frame sync (SIFS pin for pas-
sive sync or IFS signal for active generated sync).
One-cycle input frame sync delay—capture input data from SID pin starting one
bit clock (ICK) after the bit clock that latches the input frame sync (SIFS pin for
passive sync or IFS signal for active generated sync).
Two-cycle input frame sync delay—capture input data from SID pin starting two
bit clocks (ICK) after the bit clock that latches the input frame sync (SIFS pin for
passive sync or IFS signal for active generated sync).
Reserved.
Channel mode—base the input transfer decision on the ISFIDV_E field
(
SCON3
[2]), the ISFVEC_E[15:0] field (
SCON4
[15:0]), the ISFIDV_O field
(
SCON3
[5]), and the ISFVEC_O[15:0] field (
SCON5
[15:0]).
Frame mode—capture all IFLIM + 1 channels in the frame.
0—127 Input frame channel count limit—the number of channels in the input frame is
IFLIM + 1.
R/W
R/W
1
10
IRESET
0
R/W
1
1
9—8
IFSDLY[1:0]
00
R/W
00
01
10
11
0
7
IFRAME
R/W
0
1
6—0
IFLIM[6:0]
R/W
0
If the IRESET field (
SCON1
[10]) is cleared, do not change the value in this field.
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