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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 360/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
304
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
11 Timing Characteristics and Requirements
(continued)
11.11 SIU
(continued)
ICK is the internal active generated bit clock shown for reference purposes only.
Note:
It is assumed that the SIU is configured with ICKA (
SCON10
[2]) = 1 for active mode input clock, I2XDLY (
SCON1
[11]) = 1 for extension
of active input bit clock, IFSA (
SCON10
[0]) = 1 and AGSYNC (
SCON12
[14]) = 1 to configure SIFS as an input and to synchronize the
active bit clocks and active frame syncs to SIFS, IFSK (
SCON10
[1]) = 1 for inversion of SIFS, IMSB (
SCON0
[2]) = 0 for LSB-first input,
IFSDLY[1:0] (
SCON1
[9:8]) = 00 for no input frame sync delay, AGEXT (
SCON12
[12]) = 1 for SCK pin as active clock source, SCKK
(
SCON12
[13]) = 1 for inversion of SCK, and AGCKLIM[7:0] (
SCON11
[7:0]) = 1 for an active clock divide ratio of 2.
Figure 93. ST-Bus 2x Input Timing Diagram
Table 228. ST-Bus 2x Input Timing Requirements
Abbreviated Reference
t80
t81
t82
t83
t84
t85
t86
Parameter
Min
60
30
30
30
20
5
20
Max
—
—
—
—
—
—
—
Unit
ns
ns
ns
ns
ns
ns
ns
SCK Clock Period
SCK Clock Low Time
SCK Clock High Time
Input Frame Sync Hold
Input Frame Sync Setup
Input Data Setup
Input Data Hold
t80
t81
t82
t84
SCK
SIFS
SID
B0
B2
t83
t86
t83
B4
ICK
B
N – 1
t85
相關PDF資料 |
PDF描述 |
|---|---|
| DSP16410 | 16-bit fixed point DSP with Flash |
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| DSP25 | Phase-leg Rectifier Diode |
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