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參數(shù)資料
| 型號(hào)： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 185/373頁(yè) |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
129
4 Hardware Architecture
(continued)
4.14 System and External Memory Interface
(SEMI)
(continued)
4.14.7 Performance
(continued)
4.14.7.3 External Memory, Synchronous
Interface
(continued)
External Accesses by Either Core, 16-bit SEMI Data
Bus
The following describes the SEMI performance for read
and write operations by either core to synchronous
memory with the external data bus configured as 16-bit
(the ESIZE pin is logic low):
READS
—For the cores, 16-bit external synchronous
memory reads occur with a minimum period of eight
CLK cycles (four ECKO cycles), plus three CLK cycles
for SEMI to arbitrate the core access, plus one CLK
cycle to synchronize ECKO with a rising edge of CLK.
The SEMI coordinates and treats aligned 32-bit reads
as two separate accesses. The core treats misaligned
32-bit reads as two separate 16-bit reads requiring two
complete SEMI accesses.
The core read access time for a 16-bit data bus is the
following:
(12 + aligned )
×
misaligned
×
T
CLK
where:
aligned= 0 and misaligned= 1 for 16-bit accesses.
aligned= 4 and misaligned= 1 for 32-bit aligned
accesses.
aligned= 0 and misaligned= 2 for 32-bit misaligned
accesses.
WRITES
—For the cores, 16-bit synchronous memory
writes can occur with a minimum period of four CLK
cycles (two ECKO cycles) per transfer. The SEMI coor-
dinates and treats aligned 32-bit writes as two separate
accesses. The core treats misaligned 32-bit writes as
two separate 16-bit writes requiring two complete SEMI
accesses.
The core write access time for a 16-bit data bus is the
following:
4
×
longword
×
T
CLK
where:
longword = 1 for 16-bit accesses.
longword = 2 for any 32-bit accesses.
External Accesses by the DMAU, 16-bit SEMI Data
Bus
The following describes the SEMI performance for read
and write operations by a DMAU MMT channel to syn-
chronous memory with the external data bus config-
ured as 16-bit (the ESIZE pin is logic low):
READS
—For the DMAU MMT channels with
SLKA = 1, 16-bit external synchronous memory reads
(with corresponding writes to internal TPRAM) occur
with a minimum period of four CLK cycles (two ECKO
cycles). The SEMI coordinates and treats aligned
32-bit reads as two separate accesses. Misaligned
32-bit reads are
not
permitted.
The DMAU read access time for a 16-bit data bus with
SLKA = 1 is the following:
4
×
longword
×
T
CLK
where:
longword = 1 for 16-bit accesses.
longword = 2 for any 32-bit aligned accesses.
WRITES
—For the DMAU MMT channels with
SLKA = 1, 16-bit synchronous memory writes (with cor-
responding reads from internal TPRAM) can occur with
a minimum period of four CLK cycles (two ECKO
cycles). The SEMI coordinates and treats aligned
32-bit writes as two separate accesses. Misaligned
32-bit writes are
not
permitted.
The DMAU write access time for a 16-bit data bus with
SLKA = 1 is the following:
4
×
longword
×
T
CLK
where longword has the same meaning as for DMAU
reads.
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