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參數資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數字信號處理器 |
| 文件頁數： | 146/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
90
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.13 Direct Memory Access Unit (DMAU)
(continued)
4.13.6 Memory-to-Memory Transfer Channels (MMT)
(continued)
If source look-ahead is enabled, the DMAU performs the same steps as above except that it initially repeats steps
2—4 multiple times in a pipelined manner. It then performs reads and writes to the source and destination blocks
as access cycles become available. It is strongly recommended that the user enable source look-ahead. See
Section 4.14.7.4 on page 130
for a performance comparison.
The DMAU’s control and address registers determine the data size and location supported by a particular channel
and reflect the status of the request. These MMT channel registers are described in
Table 49 on page 90
with
additional detail provided in
Section 4.13.2
.
Table 49. MMT-Specific Memory-Mapped Registers
The two 16-bit DMAU master control registers,
DMCON0
and
DMCON1,
influence the operation of the MMT chan-
nels. The 32-bit DMAU status register,
DSTAT
, reflects the status of any MMT transfer. The bit field definition of the
DMAU control and status registers is given in
Section 4.13.2
.
Register
SADD
4—5
Type
Source
Address
Size
32-bit Prior to each MMT block move, the program must initialize the corresponding
SADD
4—5
register with the starting address in memory for the source block (read
data). The DMAU updates the register with the address of the next memory location to
be read by the specified MMT channel as the block move proceeds.
Table 37 on
page 76
describes the bit fields of
SADD
4—5
.
20-bit This register contains the source row and column counter for the corresponding
channel. The DMAU updates the register as the block move proceeds and automatically
clears the register upon the completion of the block move. The source row (SROW) is
encoded in
SCNT
4—5
[19:7], and the source column (SCOL) is encoded in
SCNT
4—5
[6:0].
Note: SCNT
4—5
are
not
cleared by a reset of the DMAU channel via the
DMCON1
register (
Table 32 on page 71
). Before an MMT channel can be used, the pro-
gram
must
clear the corresponding
SCNT
4—5
register after a DSP16410B
device reset. Otherwise, the value of this register is undefined.
32-bit Prior to each MMT block move, the program must initialize the corresponding
DADD
4—5
register with the starting address in memory for the destination block (write
data). The DMAU updates the register with the address of the next memory location to
be written by the specified MMT channel as the block move proceeds.
Table 37 on
page 76
describes the bit fields of
DADD
4—5
.
20-bit This register contains the destination row and column counter for the corresponding
channel. The DMAU updates the register as the block move proceeds and automatically
clears the register upon the completion of the block move. The destination row (DROW)
is encoded in
DCNT
4—5
[19:7] and the destination column (DCOL) is encoded in
DCNT
4—5
[6:0].
Note: DCNT
4—5
are
not
cleared by a reset of the DMAU channel via the
DMCON1
register (
Table 32 on page 71
). Before an MMT channel can be used, the user
program
must
clear the corresponding
DCNT
4—5
register after a DSP16410B
device reset. Otherwise, the value of this register is undefined.
20-bit The user programs
LIM
4—5
with the last row count and the last column count for both
the source and destination blocks for the corresponding channel. The last row count is
the number of rows minus one and is encoded in the LASTROW field (
LIM
4—5
[19:7]).
The last column count is the number of columns minus one and is encoded in the
LASTCOL field (
LIM
4—5
[6:0]). Typically, LASTCOL is zero for a block move.
16-bit
CTL
4—5
controls interrupt generation for both the source and destination block
moves.
Description
SCNT
4—5
Source
Counter
DADD
4—5
Destination
Address
DCNT
4—5
Destination
Counter
LIM
4—5
Limit
CTL
4—5
Control
相關PDF資料 |
PDF描述 |
|---|---|
| DSP16410 | 16-bit fixed point DSP with Flash |
| DSP25-16AR | Phase-leg Rectifier Diode |
| DSP25 | Phase-leg Rectifier Diode |
| DSP25-12A | Phase-leg Rectifier Diode |
| DSP25-12AT | Phase-leg Rectifier Diode |
相關代理商/技術參數 |
參數描述 |
|---|---|
| DSP16410CG | 制造商:AGERE 制造商全稱:AGERE 功能描述:DSP16410CG Digital Signal Processor |
| DSP16411 | 制造商:AGERE 制造商全稱:AGERE 功能描述:DSP16411 Digital Signal Processor |
| DSP1643 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecommunication IC |
| DSP1648C | 制造商:AGERE 制造商全稱:AGERE 功能描述:Host-Based Controller V.92 Modem Chip Set |
| DSP1675TV2RDD12VDB | 制造商:Agere Systems 功能描述: |
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