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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 247/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
191
4 Hardware Architecture
(continued)
4.16 Serial Interface Unit (SIU)
(continued)
4.16.15 Registers
(continued)
Table 112. SCON11 (SIU Input/Output Active Clock Control) Register
The memory address for this register is 0x43016 for SIU0 and 0x44016 for SIU1.
15—8
Reserved
7—0
AGCKLIM[7:0]
Bit
Field
Value
Description
R/W Reset
Value
R/W
R/W
15—8
7—0 AGCKLIM[7:0]
0—255 Active clock divide ratio—controls the period and duty cycle of the active gener-
ated input and output bit clocks (ICK and OCK).
The period of ICK and OCK (T
AGCK
) is the following:
T
AGCK
= T
CKAG
×
(max(1, AGCKLIM[7:0]) + 1)
where T
CKAG
is the period of the clock source
for ICK and OCK.
The high and low times of ICK and OCK (T
AGCKH
and T
AGCKL
) are as follows:
T
AGCKH
= T
CKAG
×
int((max(1, AGCKLIM[7:0]) + 2)
÷
2)
T
AGCKL
= T
CKAG
×
int((max(1, AGCKLIM[7:0]) + 1)
÷
2)
where T
CKAG
is the period of the clock source
§
for ICK and OCK and int( ) is the
integer function (truncation).
The following table illustrates examples:
Reserved
0
Reserved—write with zero.
0
0
If the IRESET field (
SCON1
[10]) or ORESET field (
SCON2
[10]) is cleared, do not change the value in this field.
The clock source is selected by
SCON12
[AGEXT] as either the SCK pin (modified by
SCON12
[SCKK]) or the processor clock, CLK.
Bit Clock
Period
T
AGCK
2
×
T
CKAG
3
×
T
CKAG
4
×
T
CKAG
5
×
T
CKAG
6
×
T
CKAG
7
×
T
CKAG
255
×
T
CKAG
256
×
T
CKAG
High Time
Low Time
AGCKLIM[7:0]
0 or 1
2
3
4
5
6
254
255
T
AGCKH
1
×
T
CKAG
2
×
T
CKAG
2
×
T
CKAG
3
×
T
CKAG
3
×
T
CKAG
4
×
T
CKAG
128
×
T
CKAG
128
×
T
CKAG
T
AGCKL
1
×
T
CKAG
1
×
T
CKAG
2
×
T
CKAG
2
×
T
CKAG
3
×
T
CKAG
3
×
T
CKAG
127
×
T
CKAG
128
×
T
CKAG
相關(guān)PDF資料 |
PDF描述 |
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