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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 352/373頁 |
| 文件大小： | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
296
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
11 Timing Characteristics and Requirements
(continued)
11.11 SIU
Note:
It is assumed that the SIU is configured with ICKA(
SCON10
[2]) = 0 for passive mode input clock, ICKK(
SCON10
[3]) = 0 for no inversion
of SICK, IFSA(
SCON10
[0]) = 0 for passive mode input frame sync, IFSK(
SCON10
[1]) = 0 for no inversion of SIFS, IMSB(
SCON0
[2]) = 0
for LSB-first input, and IFSDLY[1:0](
SCON1
[9:8]) = 00 for no input frame sync delay.
Figure 86. SIU Passive Frame and Channel Mode Input Timing Diagram
Table 213. Timing Requirements for SIU Passive Frame Mode Input
Abbreviated Reference
t30
t31
t32
t33
t34
t35
t36
Parameter
Min
25
10
10
10
10
5
8
Max
—
—
—
—
—
—
—
Unit
ns
ns
ns
ns
ns
ns
ns
SICK Bit Clock Period (high to high)
SICK Bit Clock High Time (high to low)
SICK Bit Clock Low Time (low to high)
SIFS Hold Time (high to low or high to high)
SIFS Setup Time (low to high or high to high)
SID Setup Time (valid to low)
SID Hold Time (low to invalid)
Table 214. Timing Requirements for SIU Passive Channel Mode Input
Abbreviated Reference
t30
t31
t32
t33
t34
t35
t36
Parameter
Min
61.035
28
28
10
10
5
8
Max
—
—
—
—
—
—
—
Unit
ns
ns
ns
ns
ns
ns
ns
SICK Bit Clock Period (high to high)
SICK Bit Clock High Time (high to low)
SICK Bit Clock Low Time (low to high)
SIFS Hold Time (high to low or high to high)
SIFS Setup Time (low to high or high to high)
SID Setup Time (valid to low)
SID Hold Time (low to invalid)
5-8033 (F)
t30
t31
t32
t34
SICK
SIFS
SID
B0
B1
B2
t34
t33
t35
t36
t33
B0
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