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參數資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數字信號處理器 |
| 文件頁數： | 347/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
291
11 Timing Characteristics and Requirements
(continued)
11.9 System and External Memory Interface
(continued)
11.9.3 ERDY Interface
ECKO reflects CLK, i.e.,
ECON1
[1:0] = 1.
ATIMEmust be programmed as greater than or equal to five CLK cycles. Otherwise, the SEMI ignores the state of ERDY.
§ T = internal clock period (CLK). Nmust be greater than or equal to one, i.e., ERDY must be held low for at least one CLK cycle after the
SEMI samples ERDY.
Figure 81. ERDY Pin Timing Diagram
As indicated in the drawing, the SEMI:
I
Samples the state of ERDY at 4T prior to the end of the access (unstalled). (The end of the access (unstalled)
occurs at ATIME cycles after ENABLEgoes low.)
I
Ignores the state of ERDY before the ERDY sample point.
I
Stalls the external memory access by N
×
T cycles, i.e., by the number of cycles that ERDY is held low following
the ERDY sample point.
Table 204. Timing Requirements for ERDY Pin
Abbreviated Reference
t115
t121
Parameter
Min
5
4T + 5
Max
—
—
Unit
ns
ns
ERDY Setup to any ECKO (low to high or high to high)
ERDY Setup to ECKO at End of Unstalled Access (low to high)
ENABLE
ERDY
t115
4T
§
t115
N
×
T
§
SEMI
SAMPLES
ERDY PIN
ECKO
V
OH
–
V
OL
–
ATIME
END OF
ACCESS
(UNSTALLED)
N
×
T
§
t121
4T
§
END OF
ACCESS
(STALLED)
相關PDF資料 |
PDF描述 |
|---|---|
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| DSP25 | Phase-leg Rectifier Diode |
| DSP25-12A | Phase-leg Rectifier Diode |
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相關代理商/技術參數 |
參數描述 |
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