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參數(shù)資料
| 型號(hào)： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 212/373頁(yè) |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
156
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.16 Serial Interface Unit (SIU)
(continued)
4.16.3 Basic Input Processing
The SIU begins input processing when the user soft-
ware clears the IRESET field (
SCON1
[10]). The sys-
tem application must ensure that the input bit clock is
applied before IRESET is cleared. If an input bit clock
is active (internally generated), the user program must
wait at least two bit clock cycles between changing
AGRESET (
SCON12
[15]) and clearing IRESET. If the
DMAU is used to service the SIU, the user software
must activate the DMAU channel before clearing
IRESET.
Figure 42
illustrates the default functional input timing.
SICK (SIU input bit clock) synchronizes all SIU input
transactions. The SIU samples SIFS (SIU input frame
sync) on the rising edge of SICK. If the SIU detects a
rising edge of SIFS, it initiates input processing for a
new frame. The SIU latches data bits from SID (SIU
input data) on the falling edge of SICK for active chan-
nels (i.e., channels selected via software).
Serial Input Functional Timing
Figure 42. Default Serial Input Functional Timing
To vary the functional input timing from the default
operation described above, either core can program
control register fields as follows:
If either core sets the ICKK field (
SCON10
[3]—see
Table 111 on page 188
), the SIU inverts SICK and:
— Detects the assertion of SIFS on the falling edge
of SICK.
— Latches data from SID on each rising edge of
SICK.
If the software sets the IFSK field (
SCON10
[1]), SIFS
is active-low and the start of a new frame is specified
by a high-to-low transition (falling edge) on SIFS
detected by an activating edge
1
of the input bit clock.
By default, the SIU latches the first data bit of an
input frame from SID one phase of SICK after the
detection of the input frame sync. Either core can
increase this delay by one or two input bit clock
cycles by programming the IFSDLY[1:0] field
(
SCON1
[9:8]—see
Table 102 on page 183
).
An externally generated input bit clock can drive SICK
(passive mode) or the SIU can generate an internal
input bit clock that can be applied to SICK (active
mode). An externally generated input frame sync can
drive SIFS (passive mode) or the SIU can generate an
internal input frame sync that can be applied to SIFS
(active mode). See
Section 4.16.5 on page 158
for
details on clock and frame sync generation.
Note:
The combination of passive input bit clock and
active input frame sync is not supported.
The SIU clocks in the data for the selected channel into
a 16-bit input shift register (see
Figure 40 on
page 152
). After the SIU clocks in a complete 4, 8, 12,
or 16 bits according to the ISIZE[1:0] field
(
SCON0
[4:3]—see
Table 101 on page 182
), it transfers
the data to
SIB
(serial input buffer register) and sets the
SIBV (serial input buffer valid) flag (
STAT
[1]—see
Table 116 on page 194
).
SIB
is not a user-accessible
register. Either core can program the IMSB field
(
SCON0
[2]) to select MSB- or LSB-first data transfer
from the input shift register to
SIB
. For data lengths
that are less than 16 bits, the SIU right justifies the data
(places the data in the lower bit positions) in
SIB
and
fills the upper bits with zeros.
SICK
SIFS
SID
B
0
B
1
DATA
LATCHED
DATA
LATCHED
START OF
FRAME
1. The activating edge of the input bit clock is the rising edge of the clock if the ICKK field (
SCON10
[3]) is cleared and the falling edge of the
clock if the ICKK field is set.
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