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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 184/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
128
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.14 System and External Memory Interface
(SEMI)
(continued)
4.14.7 Performance
(continued)
4.14.7.3 External Memory, Synchronous Interface
The primary advantage of synchronous memory is
bandwidth, not latency. For synchronous operation, the
SEMI external output clock (ECKO) must
be pro-
grammed for a frequency of f
CLK
/2 by writing zero to the
ECKO field (
ECON1
[1:0]).
External Accesses by Either Core, 32-bit SEMI Data
Bus
The following describes the SEMI performance for read
and write operations by either core to synchronous
memory with the external data bus configured as 32-bit
(the ESIZE pin is logic high):
READS
—For the cores, 16-bit and 32-bit aligned exter-
nal synchronous memory reads occur with a minimum
period of eight CLK cycles (four ECKO cycles), plus
three CLK cycles for SEMI to arbitrate the core access,
plus one CLK cycle to synchronize ECKO with a rising
edge of CLK. The core treats misaligned 32-bit reads
as two separate 16-bit reads requiring two complete
SEMI accesses.
The core read access time for a 32-bit data bus is the
following:
12
×
misaligned
×
T
CLK
where:
misaligned= 1 for 16-bit and aligned 32-bit
accesses.
misaligned = 2 for misaligned 32-bit accesses.
WRITES
—For the cores, 16-bit and 32-bit aligned syn-
chronous memory writes can occur with a minimum
period of four CLK cycles (two ECKO cycles) per
transfer. The core treats misaligned 32-bit writes as
two separate 16-bit writes requiring two complete SEMI
accesses.
The core write access time for a 32-bit data bus is the
following:
4
×
misaligned
×
T
CLK
where misaligned has the same definition as for reads.
External Accesses by the DMAU, 32-bit SEMI Data
Bus
The following describes the SEMI performance for read
and write operations by a DMAU MMT channel to syn-
chronous memory with the external data bus config-
ured as 32-bit (the ESIZE pin is logic high):
READS
—For the DMAU MMT channels with
SLKA = 1, 16-bit and 32-bit aligned external synchro-
nous memory reads (with corresponding writes to inter-
nal TPRAM) occur with a minimum period of four CLK
cycles (two ECKO cycles). Misaligned 32-bit reads are
not
permitted.
The DMAU read access time for a 32-bit data bus with
SLKA = 1 is four CLK cycles.
4
×
T
CLK
WRITES
—For the DMAU MMT channels with
SLKA = 1, 16-bit and 32-bit aligned synchronous mem-
ory writes (with corresponding reads from internal
TPRAM) can occur with a minimum period of four CLK
cycles (two ECKO cycles). Misaligned 32-bit writes are
not
permitted.
The DMAU write access time for a 32-bit data bus and
SLKA = 1 is four CLK cycles.
4
×
T
CLK
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