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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 218/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
162
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.16 Serial Interface Unit (SIU)
(continued)
4.16.5 Clock and Frame Sync
Generation
(continued)
Table 91
offers three typical settings for the SIU control
register fields that determine bit clock and frame sync
generation. The term
as required
used in this table
refers to the user’s system requirements.
Example 1 shows the bit field values if both bit clocks
and frame syncs are supplied directly from an exter-
nal serial device (e.g., a codec).
Example 2 shows the bit field values if both bit clocks
and frame syncs are active and generated directly
from the internal clock, CLK. This example assumes
that the SICK, SOCK, SIFS, and SOFS pins are out-
puts driven by the SIU.
Example 3 shows the bit field values if both bit clocks
and the output frame sync are active and generated
directly from the external clock source applied to the
SCK pin. The SIFS pin is driven by an external
source and is used to synchronize the internal frame
bit counter. The SICK, SOCK, and SOFS pins are
not driven by the SIU, and the high phase of the
internal input bit clock is stretched. These settings
are valid for a double-rate clock ST-bus interface.
The effect of these SIU control register settings is
illustrated by
Figure 53 on page 180
.
Table 91. Examples of Bit Clock and Frame Sync Control Register Fields
Bit Field
Register
Example 1
All Passive
Example 2
All Active (CLK)
Example 3
All Active (SCK)
Double-Rate ST-Bus
0
1
1
1
as required
1
0
as required
1
as required
1
as required
1
1
1
0
0
0
0
1
AGRESET
AGSYNC
SCKK
AGEXT
AGFSLIM[10:0]
AGCKLIM[7:0]
SIOLB
OCKK
OCKA
OFSK
OFSA
ICKK
ICKA
IFSK
IFSA
IFSE
ICKE
OFSE
OCKE
I2XDLY
SCON12
[15]
SCON12
[14]
SCON12
[13]
SCON12
[12]
SCON12
[10:0]
SCON11
[7:0]
SCON10
[8]
SCON10
[7]
SCON10
[6]
SCON10
[5]
SCON10
[4]
SCON10
[3]
SCON10
[2]
SCON10
[1]
SCON10
[0]
SCON3
[7]
SCON3
[6]
SCON3
[15]
SCON3
[14]
SCON1
[11]
1
0
0
0
0
0
0
0
0
0
0
as required
as required
0
as required
1
as required
1
as required
1
as required
1
1
1
1
1
0
as required
0
as required
0
as required
0
as required
0
0
0
0
0
0
The combination of passive output bit clock (OCKA = 0) and active output frame sync (OFSA = 1) is not supported. The combination of pas-
sive input bit clock (ICKA = 0) and active input frame sync (IFSA = 1) is not supported.
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