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參數(shù)資料
| 型號(hào)： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 256/373頁(yè) |
| 文件大小： | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
200
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.18 Clock Synthesis
(continued)
4.18.4 PLL Programming Examples
The following examples illustrate the recommended PLL programming sequence.
PLL programming example 1: CKI 10 MHz, CLK target 150 MHz.
pllcon=0x0000
plldly=0x1388
pllfrq=0x003A
pllcon=0x0002
4*nop
pllwait:
if lock goto pllon // Wait for countdown to complete
goto pllwait
pllon:
pllcon=0x0003
// Select PLL as CLK source
// Turn off the PLL
// Set countdown delay = 0.5 ms (500 x 10 = 5000 = 0x1388)
// OD=0, D=0, M=58. fsyn=10*(58+2)/((0+2)*(2)). VCO=300 MHz
// Turn on PLL
// Wait for pllcon write to complete
PLL programming example 2: CKI = 13.5 MHz, CLK target 162 MHz.
pllcon=0x0000
plldly=0x1A5E
pllfrq=0x002E
pllcon=0x0002
4*nop
pllwait:
if lock goto pllon // Wait for countdown to complete
goto pllwait
pllon:
pllcon=0x0003
// Select PLL as CLK source
// Turn off the PLL
// Set countdown delay = 0.5 ms (500 x 13.5 = 6750 = 0x1A5E)
// OD=0, D=0, M=46. fsyn=13.5*(46+2)/((0+2)*(2)).VCO=324 MHz
// Turn on PLL
// Wait for pllcon write to complete
4.18.5 Powering Down the PLL
Clearing the PLLEN field (
pllcon
[1]) powers down the PLL. Do not power down the PLL (do not clear PLLEN) if
the PLL is selected as the clock source (PLLSEL (
pllcon
[0]) = 1). The PLL must be deselected as the clock
source prior to or concurrent with powering down the PLL. See
Section 4.20
for general information on power man-
agement.
Caution: Do not power down the PLL (PLLEN = 0) while it is selected as the clock source (PLLSEL = 1). If
this occurs, the device freezes because it has no clock source and cannot operate. To recover
from this condition, the RSTN, TRST0N, and TRST1N pins must be asserted to reset the device.
4.18.6 Phase-Lock Loop (PLL) Frequency Accuracy and Jitter
Although the average frequency of the PLL output has almost the same relative accuracy as the input clock, noise
sources within the DSP16410B produce jitter on the PLL clock. The PLL is guaranteed to have sufficiently low jitter
to operate the DSP16410B. However, if the PLL clock is used as the clock source for external devices via the
ECKO pin, do not apply this clock to jitter-sensitive devices. See
Table 183 on page 277
for the input jitter require-
ments for the PLL.
Note:
Jitter on the ECKO output clock pin does not need to be taken into account with respect to the timing require-
ments and characteristics specified in
Section 11
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| DSP25-12A | Phase-leg Rectifier Diode |
| DSP25-12AT | Phase-leg Rectifier Diode |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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