參數(shù)資料
型號： DSP16410C
英文描述： TVS 400W 7.0V UNIDIRECT SMA
中文描述： DSP1629數(shù)字信號處理器
文件頁數(shù)： 40/373頁
文件大小： 5643K
代理商： DSP16410C
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Data Addendum
May 2001
DSP16410C Digital Signal Processor
Agere Systems Inc.
40
8 Timing Characteristics and Requirements
(continued)
8.10 PIU
(continued)
PSTRN is the logical OR of the PCSN input pin with the exclusive NOR of the PIDS and PODS input pins, i.e., PSTRN = PCSN | (PIDS ^ PODS).
It is assumed that the PRDYMD pin is logic low, configuring the PRDY pin as active-low.
Figure 23. Host Data Read from PDO Timing Diagram
Table 36. Timing Requirements for PIU Data Read Operations
Abbreviated
Reference
t60
t61
t62
t65
t74
Parameter
Min
Max
Unit
PSTRN Pulse Width (high to low or low to high)
PADD Setup Time
(valid to low)
PADD Hold Time
(low to invalid)
PSTRN Request Period (low to low)
PSTRN Hold (low to high)
max (2T
, 15)
5
5
max (5T
, 30)
1
T is the period of the internal clock (CLK).
Time to the falling edge of PIDS, PODS, or PCSN, whichever occurs last.
—
—
—
—
—
ns
ns
ns
ns
ns
Table 37. Timing Characteristics for PIU Data Read Operations
Abbreviated
Reference
t69
t70
t71
t72
t73
Parameter
Min
Max
Unit
PRDY Delay (low to valid)
POBE, PRDY Delays (valid to low)
PD Activation Delay
(low to low-Z)
POBE Delay
(high to high)
PD Deactivation Delay
(high to 3-state)
1
12
T
6
12
12
ns
ns
ns
ns
ns
T
–
3
1
1
1
Delay from the falling edge of PIDS, PODS, or PCSN, whichever occurs last.
Delay from the rising edge of PIDS, PODS, or PCSN, whichever occurs first.
5-7851 (F)
PSTRN
PADD[3:0]
PD[15:0]
POBE
PRDY
t65
t60
t60
t61
t62
t73
t71
t72
t70
t74
t69
相關PDF資料
PDF描述
DSP16410 16-bit fixed point DSP with Flash
DSP25-16AR Phase-leg Rectifier Diode
DSP25 Phase-leg Rectifier Diode
DSP25-12A Phase-leg Rectifier Diode
DSP25-12AT Phase-leg Rectifier Diode
相關代理商/技術參數(shù)
參數(shù)描述
DSP16410CG 制造商:AGERE 制造商全稱:AGERE 功能描述:DSP16410CG Digital Signal Processor
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DSP1643 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecommunication IC
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