- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動柜員機用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 74/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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XRT7245
DS3 UNI FOR ATM
á
PRELIMINARY
REV. 1.03
74
Bit 3—RxFEAC Remove Interrupt Enable
This “Read/Write” bit-field allows the user to enable/
disable the “RxFEAC Removal” interrupt. Writing a
“1” to this bit enables this interrupt. Likewise, writing
a “0” to this bit-field disables this interrupt. For more
information on the role of this bit-field and the Re-
ceive FEAC Processor, please see Section 7.1.2.5.
Bit 2—RxFEAC Remove Interrupt Status
A “1” in this “Read Only” bit-field indicates that the
last “validated” FEAC Message has now been removed
by the Receive FEAC Processor. The Receive FEAC
Processor will remove a validated FEAC message if
3 out of the last 10 received FEAC messages differ
from the latest valid FEAC Message. For more infor-
mation on this bit-field and the Receive FEAC
Processor, please see Section 7.1.2.5.
Bit 1—RxFEAC Valid Interrupt Enable
This “Read/Write” bit-field allows the user to enable/
disable the “Rx FEAC Valid” interrupt. Writing a “1” to
this bit-field enables this interrupt. Whereas, writing a
“0” disables this interrupt. The value of this bit-field is
“0” following power up or reset. For more information
on this bit-field and the Receive FEAC Processor,
please see Section 7.1.2.5.
Bit 0—RxFEAC Valid Interrupt Status
A “1” in this “Read Only” bit-field indicates that a new-
ly received FEAC Message has been validated by the
Receive FEAC Processor. For more information on
this bit-field and the Receive FEAC Processor, please
see Section 7.1.2.5.
3.3.2.20
Rx DS3 LAPD Control Register
Bits 7–3 Enable5 F(4)–F(0)
These “Read/Write” bit-fields allows the user to en-
able or disable the 5 parallel searches for valid M and
F-bit, while the Receive DS3 Framer is operating in
the “Frame Acquisition” mode. For proper operation,
the user is highly encouraged to ensure that all of
these bit-fields are set to “1”.
Bit 2 RxLAPD Enable
This “Read/Write” bit-field allows the user to enable
or disable the LAPD Receiver. The LAPD Receiver
MUST be enabled before it can begin to receive and
process any LAPD Message frames from the incom-
ing DS3 data stream.
Writing a “0” to this bit-field disables the LAPD
Receiver (the default condition). Writing a “1” to this
bit-field enables the LAPD Receiver.
Bit 1 RxLAPD (Message Frame Reception
Complete) Interrupt Enable
This “Read/Write” bit-field allows the user to enable
or disable the “LAPD Message Frame Reception
Complete” interrupt. If this interrupt is enabled, then
the UNI will generate this interrupt to the local μP
once the last bit of a LAPD Message frame has been
received and the PMDL message has been extracted
and written into the “Receive LAPD Message” buffer.
Writing a “0” to this bit-field disables this interrupt (the
default condition). Writing a “1” to this bit-field en-
ables this interrupt.
Bit 0 RxLAPD (Message Reception Complete)
Interrupt Status
This “Read-Only” bit field indicates whether or not the
“LAPD Message Reception Complete” interrupt has
occurred since the last read of this register. The
“LAPD Message Reception Complete” interrupt will
occur once the LAPD Receiver has received the last
bit of a complete LAPD Message frame, extracted
the PMDL message from this LAPD Message frame
and has written this (PMDL) message frame into the
“Receive LAPD Message” buffer. The purpose of this
interrupt is to notify the local μP that the “Receive
LAPD Message” buffer contains a new PMDL mes-
sage, that needs to be read and/or processed.
A “0” in this bit-field indicates that the “LAPD Message
Reception Complete” interrupt has NOT occurred
since the last read of this register. A “1” in this
Address = 14h, RxDS3 LAPD Control Register
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Enable5
F(4)
Enable5
F(3)
Enable5
F(2)
Enable5
F(1)
Enable5
F(0)
RxLAPD
Enable
RxLAPD Interrupt
Enable
RxLAPD Interrupt
Status
R/W
R/W
R/W
R/W
R/W
R/W
R/W
RUR
1
1
1
1
1
0
0
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XRT7288IP | CEPT1 Line Interface |
| XRT7288 | CEPT1 Line Interface(CEPT1線接口) |
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參數(shù)描述 |
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