- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動(dòng)柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 288/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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XRT7245
DS3 UNI FOR ATM
á
PRELIMINARY
REV. 1.03
288
The Rx UT Interrupt Enable/Status Register has
eight bit-fields. However, only six of these bit-fields
are relevant to interrupt processing. Bits 0–2 are the
interrupt status bits and bits 3–5 are the interrupt en-
able bits for the Receive UTOPIA Interface block.
Each of these “interrupt processing relevant” bit-
fields are defined below.
Bit 0–—RCOCA Interrupt Status—Receive UTOPIA
Change of Cell Alignment Condition
If the RxFIFO Manager detects a “runt” cell, then it
will generate the “Receive UTOPIA Change of Cell
Alignment Condition” interrupt, and the “runt” cell will
be discarded. The Receive UTOPIA Interface block
will indicate that it is generating this kind of interrupt
by asserting Bit 0 (RCOCA Interrupt Status) of the
Receive UTOPIA Interrupt Enable/Status Register,
as depicted below.
Bit 1—Rx FIFO Underflw Interupt Status—RxFIFO
Underrun Condition
Whenever the Receive UTOPIA Interface block sets
its RxClav signal to “high”, the ATM Layer processor
will know that the RxFIFO has some ATM cell data
that needs to be read. Hence, the ATM Layer processor
will begin to read out this cell data. If the ATM Layer
processor reads out all of the cell data and depletes
the RxFIFO, then the UNI will generate an “RxFIFO
Underrun” Interrupt. The Receive UTOPIA Interface
block will indicate that it is generating this kind of
interrupt by asserting Bit 1 (RxFIFO Underflw Inter-
rupt Status) of the Receive UTOPIAn Interrupt
Enable/Status Register, as depicted below.
Bit 2—Rx FIFO Overflw Interrupt Status—RxFIFO
Overrun Condition
If the RxFIFO is filled to capacity, and if the ATM Layer
processor is unable to begin reading its contents
before the Receive Cell Processor writes another cell
into the RxFIFO, some of the data within the RxFIFO
will be overwritten, and in turn lost. If the Receive
UTOPIA Interface block detects this condition, and if
this interrupt condition has been enabled then the
UNI will assert the INT* pin to the local μP/μC. Addi-
tionally, the UNI will set bit 2, within the Receive
UTOPIA Interrupt Enable/Status Register to “1” as
depicted below.
Address = 6Bh, Rx UT Interrupt Enable/Status Register
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
RxFIFO
Reset
RxFIFO
Overflw
Interrupt
Enable
RxFIFO
Underflw
Interrupt
Enable
RCOCA
Interrupt
Enable
RxFIFO
Overflw
Interrupt
Status
RxFIFO
Underflw
Interrupt
Status
RCOCA
Interrupt
Status
RO
R/W
R/W
R/W
R/W
RUR
RUR
RUR
0
0
x
x
1
x
x
1
Address = 6Bh, Rx UT Interrupt Enable/Status Register
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
RxFIFO
Reset
RxFIFO
Overflw
Interrupt
Enable
RxFIFO
Underflw
Interrupt
Enable
RCOCA
Interrupt
Enable
RxFIFO
Overflw
Interrupt
Status
RxFIFO
Underflw
Interrupt
Status
RCOCA
Interrupt
Status
RO
R/W
R/W
R/W
R/W
RUR
RUR
RUR
0
0
x
1
x
x
1
x
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XRT7288IP | CEPT1 Line Interface |
| XRT7288 | CEPT1 Line Interface(CEPT1線接口) |
| XRT7288IW | CEPT1 Line Interface |
| XRT7295AE | E3 (34.368Mbps) Integrated line Receiver |
| XRT7295AE_03 | E3 (34.368Mbps) Integrated line Receiver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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