參數(shù)資料
型號(hào)： XRT7245
廠商： Exar Corporation
英文描述： DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口)
中文描述： DS3自動(dòng)柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口）
文件頁(yè)數(shù)： 311/324頁(yè)
文件大?。?/td> 4103K
代理商： XRT7245
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
XI
Bit 2—TPErr Interrupt Status—Detection of Parity Error via the Transmit UTOPIA Interface Block .. 163
Transmit UTOPIA Interrupt Enable /Status Register (Address-6Eh) ...................................................... 164
Bit 3—TCOCA Interrupt Enable—Transmit UTOPIA Change of Cell Alignment Interrupt Enable ....... 164
Tx UT Interrupt Enable/Status Register (Address-6Eh) ........................................................................... 164
Bit 4—Tx FIFO ErrInt Enable—Tx FIFO Overrun Condition Interrupt Enable ........................................ 164
Tx UT Interrupt Enable/Status Register (Address-6Eh) ........................................................................... 164
Bit 5—TPerr Interrupt Enable—Detection of Parity Error in Transmit UTOPIA Block Interrupt Enable ....
165
Tx UT Interrupt Enable /Status Register (Address-6Eh) .......................................................................... 165
Transmit Cell Processor .................................................................................................165
TxCP Control Register (Address = 60h) .................................................................................................... 167
TxCP Control Register (Address = 60h) .................................................................................................... 168
TxCP Control Register (Address = 60h) .................................................................................................... 169
TxCP Error Mask Register; (Address = 62h) ............................................................................................. 169
TxCP Control Register (Address = 60h) .................................................................................................... 169
TxCP Control Register (Address = 60h) .................................................................................................... 170
TxCP OAM Register (Address = 61h) ......................................................................................................... 171
PMON Transmitted Valid Cell Count—MSB (Address = 3Ah) ................................................................. 171
PMON Transmitted Valid Cell Count—LSB (Address = 3Bh) .................................................................. 171
PMON Transmitted Idle Cell Count—MSB (Address = 38h) .................................................................... 172
PMON Transmitted Idle Cell Count—LSB (Address = 39h) ..................................................................... 173
Tx CP Control Register (Address = 60h) ................................................................................................... 173
Bit 4—TDPChk Pat—Test Data Path Integrity Check Pattern .................................................................. 173
UNI Interrupt Status Register (Address = 05h) ......................................................................................... 174
Transmit Cell Processor Control Register (Address = 60h) .................................................................... 174
Bit 2— TDPErrIntEn—“Test Data Path Integrity Check” Interrupt Enable ............................................. 174
Bit 0—TDPErrIntStat—“Test Data Path Integrity Check” Interrupt Status ............................................. 174
Transmit PLCP Processor ..............................................................................................174
A1, A2 Frame Alignment Pattern Bytes ......................................................................................................... 176
POI (Path Overhead Identifier) Bytes: P0-P11 .............................................................................................. 176
UNI Operating Mode Register: Address = 00h .......................................................................................... 178
Far-End Block Error (FEBE) ....................................................................................................................... 181
RAI (Yellow Alarm) ...................................................................................................................................... 181
Tx PLCP BIP-8 Error Mask Register, Address = 4Ah ............................................................................... 182
Tx PLCP A1 Byte Error Mask Register (Address = 48h) .......................................................................... 182
Tx PLCP A2 Byte Error Mask Register (Address = 49h) .......................................................................... 182
Tx PLCP G1 Byte Register (Address = 4Bh) ............................................................................................. 183
Tx PLCP G1 Byte Register (Address = 4Bh) ............................................................................................. 183
Tx PLCP G1 Byte Register (Address = 4Bh) ............................................................................................. 183
UNI Operating Mode Register: Address = 00h .......................................................................................... 184
Final Notes about the Transmit PLCP Processor ..................................................................................... 185
Transmit DS3 Framer ......................................................................................................185
UNI Operating Mode Register: Address = 00h .......................................................................................... 189
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PDF描述
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XRT7288 CEPT1 Line Interface(CEPT1線接口)
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XRT7250IQ100 制造商:EXAR 制造商全稱:EXAR 功能描述:DS3/E3 FRAMER IC
XRT7288 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface
XR-T7288 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface
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