- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動柜員機用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 229/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
229
7.1.2.4.2
These parity bits are not processed by the Receiver
DS3 Framer.
CP-Bit Checking/Options
7.1.2.5
If the Receive DS3 Framer is operating in the C-bit
Parity Mode, then the FEAC bit-field within the DS3
The Receive FEAC Processor
Frame can be used to receive FEAC (Far End Alarm
and Control) messages (See Figure 38). Each FEAC
code word is actually six bits in length. However, this
six bit FEAC Code word is encapsulated with 10
framing bits to form a 16 bit message of the form:
where “xxxxxx” is the FEAC Code word. The right-
most bit (e.g., a “1”) will be received first. Since each
DS3 Frame contains only 1 FEAC bit-field, 16 DS3
Frames are required to transmit the 16 bit FEAC
code message. The six bits, labeled “x” can repre-
sent 64 distinct messages, of which 43 have been
defined in the standards.
The Receive FEAC Processor frames and “validates”
the incoming FEAC data from the “Far-End” Transmit
FEAC Processor via the received FEAC channel.
Additionally, the Receive FEAC Processor will write
the “Received FEAC” code words into an 8 bit
“Rx-FEAC” register. Framing is performed by looking
for two “0s” spaced 6 bits apart preceded by 8 “1s”.
The Receive DS3 Framer contains two registers that
support FEAC Message Reception.
Rx DS3 FEAC Register (Address = 12h)
Rx DS3 FEAC Interrupt Enable/Status Register
(Address = 13h)
The Receive FEAC Processor generates an interrupt
upon “validation” and “removal” of the incoming
FEAC Code words.
Operation of the Receive DS3 FEAC Processor
The Receive FEAC Processor will “validate” or
“remove” FEAC code words that it receives from the
“Far End” Transmit FEAC Processor. The “FEAC
Code Validation” and “Removal” functions are
described below.
FEAC Code Validation
When the “Far-End” Transmit DS3 Framer wishes to
send a FEAC message to the “Near-End” Receive DS3
Framer, it (the “Far-End” Transmit DS3 Framer) will
transmit this 16 bit message, repeatedly for a total of
10 times. The Receive FEAC Processor will frame to
this incoming FEAC Code Message, and will attempt
to “validate” this message. Once the Receive FEAC
Processor has received the same FEAC code word
in at least 8 out of the last 10 received codes, it will
“validate” this code word by writing this 6 bit code word
into the Receive DS3 FEAC Register. The Receive
FEAC Processor will then inform the local μC/μP of
this “Receive FEAC validation” event by generating a
“Rx FEAC Valid” interrupt and asserting the “FEAC
Valid” and the Rx FEAC Valid Interrupt Status Bits in
the Rx DS3 Interrupt Enable/Status Register, as
depicted below. The Bit Format of the Rx DS3 FEAC
Register is presented below.
FEAC C
ODE
W
ORD
F
RAMING
0
x
x
x
x
x
x
0
1
1
1
1
1
1
1
1
Rx DS3 FEAC Interrupt Enable/Status Register (Address = 13h)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
Unused
Unused
FEAC Valid
RxFEAC
Remove
Interrupt
Enable
RxFEAC
Remove
Interrupt
Status
RxFEAC
Valid
Interrupt
Enable
RxFEAC
Valid
Interrupt
Status
R/O
R/O
R/O
R/O
R/W
RUR
R/W
RUR
x
x
x
1
x
0
1
1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| XRT7288 | CEPT1 Line Interface(CEPT1線接口) |
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