參數(shù)資料
型號： XRT7245
廠商： Exar Corporation
英文描述： DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口)
中文描述： DS3自動柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口）
文件頁數(shù)： 309/324頁
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代理商： XRT7245
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
IX
The Interrupt Structure within the UNI Microprocessor Interface Section ................119
General Flow of UNI Chip Interrupt Servicing ............................................................................................... 120
Determine the Functional Block(s) Requesting the Interrupt ......................................................................... 120
UNI Interrupt Status Register: Address = 05h .......................................................................................... 121
UNI Interrupt Enable Register: Address = 04h .......................................................................................... 121
Interrupt Service Routine Branching: after reading the UNI Interrupt Status Register .................................. 121
Address = 01h, UNI I/O Control Register ................................................................................................... 123
Interfacing the UNI to an Intel type Microprocessor ....................................................123
The 8051 Microcontroller ............................................................................................................................ 124
Port 0 (P0.0–P0.7) ........................................................................................................................................ 124
Port 1 (P1.0–P1.7) ........................................................................................................................................ 124
Port 2 (P2.0–P2.7) ........................................................................................................................................ 125
Port 3 ............................................................................................................................................................ 125
ALE—Address Latch Enable ...................................................................................................................... 125
INT0* (P3.2) and INT1* (P3.3) ...................................................................................................................... 125
Interfacing the UNI to a Motorola type Microprocessor ..............................................126
Functional Description of Circuit in Figure 22. ......................................................................................... 127
4.0 THE UNI TEST AND DIAGNOSTIC SECTION ........................................................129
The UNI Chip’s Loopback Modes ..................................................................................129
UNI Operating Mode Register (Address = 00h) ......................................................................................... 130
UNI Operating Mode Register (Address = 00h) ......................................................................................... 130
UNI Operating Mode Register (Address = 00h) ......................................................................................... 131
Line-Side/System-Side Tests .........................................................................................131
Test Cell Control and Status Register (Address = 06h) ........................................................................... 131
Operating the Test Cell Generator/Receiver ................................................................134
Test Cell Header Byte-1 Register (Address = 08h) ................................................................................... 135
Test Cell Header Byte-2 Register (Address = 09h) ................................................................................... 135
Test Cell Header Byte-3 Register (Address = 0Ah) .................................................................................. 135
Test Cell Header Byte-4 Register (Address = 0Bh) .................................................................................. 135
Test Cell Control and Status Register (Address = 06h) ........................................................................... 136
Test Cell Control and Status Register (Address = 06h) ........................................................................... 136
Test Cell Control and Status Register (Address = 06h) ........................................................................... 136
Test Cell Control and Status Register (Address = 06h) ........................................................................... 137
Test Cell Error Accumulator—MSB (Address = 0Ch) ............................................................................... 137
Test Cell Error Accumulator—LSB (Address = 0Dh) ...............................................................................137
5.0 LINE INTERFACE DRIVE AND SCAN SECTION ...................................................139
Line Interface Drive Register (Address = 72h) .......................................................................................... 139
Bit 5—REQB (Receive Equalization Enable/Disable Select) ................................................................... 140
Bit 4—TAOS (Transmit All Ones Signal) ................................................................................................... 140
Bit 3—Encodis (B3ZS Encoder Disable) ................................................................................................... 140
Bit 2—TxLev (Transmit Line Build-Out Enable/Disable Select) .............................................................. 140
相關(guān)PDF資料
PDF描述
XRT7288IP CEPT1 Line Interface
XRT7288 CEPT1 Line Interface(CEPT1線接口)
XRT7288IW CEPT1 Line Interface
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XRT7295AE_03 E3 (34.368Mbps) Integrated line Receiver
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XRT7250IQ100 制造商:EXAR 制造商全稱:EXAR 功能描述:DS3/E3 FRAMER IC
XRT7288 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface
XR-T7288 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface
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