- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 148/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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XRT7245
DS3 UNI FOR ATM
á
PRELIMINARY
REV. 1.03
148
– 52 bytes (with no HEC byte in the cell), or
– 54 bytes (with either a dummy or actual HEC
byte, and a stuff byte in the cell)
The user makes his/her selection by writing the
appropriate data to bit 3 (CellOf52 Bytes) within the
UTOPIA Configuration Register, as depicted below.
The following table specifies the relationship between
the value of this bit and the number of octets/cell that
the Transmit UTOPIA Interface block will process.
Note:
This selection applies to both the Transmit UTOPIA
and Receive UTOPIA interface blocks. Additionally, the
shaded selection reflects the default condition upon power
up or reset.
6.1.2.1.3
Parity Checking and Handling of ATM
Cell Data received from the ATM
Layer Processor
The ATM Layer processor is expected to compute the
odd parity bit for all bytes or words that it intends to
write into the Transmit UTOPIA Interface block. The
ATM Layer processor is then expected to apply the
value of this parity bit to the TxPrty input pin of the
UNI, while the corresponding byte (or word) is
present on the Transmit UTOPIA data bus. The
Transmit UTOPIA Interface block will independently
compute the odd parity of the contents on the Transmit
UTOPIA Data Bus. Afterwards, the Transmit UTOPIA
Interface block will compare its calculated value for
parity with that placed on the TxPrty input pin (by the
ATM Layer processor). If these two values are equal,
then the byte (or word) of data will be processed
through the Transmit UTOPIA Interface block. How-
ever, if these two parity values are not equal, then the
“Detection of Parity Error (Transmit UTOPIA Interface)”
interrupt will occur, and the cell comprising this er-
rored byte (or word) will be (optionally) discarded.
The user can configure the Transmit UTOPIA Inter-
face block to discard or retain this “errored” cell by
writing the appropriate data to the Transmit UTOPIA
Interrupt/Status Register (Address = 6Eh) as depict-
ed below.
If the user sets this bit to a “1”, then the Transmit
UTOPIA Input Interface block will discard the errored
cell. If the user sets this bit-field to “0”, then the
Transmit UTOPIA Interface block will not discard the
errored cell; and this cell will be written into the Tx FIFO.
6.1.2.2
The Tx FIFO Manager has the following responsibilities.
Monitoring the fill level of the Tx FIFO, and provid-
ing the appropriate level of Flow Control of data
Transmit UTOPIA FIFO Manager
UTOPIA Configuration Register: Address = 6Ah
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
Handshake Mode
M-PHY
CellOf52 Bytes
TFIFODepth[1, 0]
UtWidth16
RO
R/W
R/W
R/W
R/W
R/W
T
ABLE
12: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
3 (C
ELL
O
F
52B
YTES
)
WITHIN
THE
UTOPIA
C
ONFIGURATION
R
EGISTER
,
AND
THE
NUMBER
OF
OCTETS
PER
CELL
THAT
WILL
BE
PROCESSED
BY THE
T
RANSMIT
AND
R
ECEIVE
UTOPIA I
NTERFACE
BLOCKS
.
C
ELL
O
F
52 B
YTES
N
UMBER
OF
B
YTES
/C
ELLS
0
53 bytes when the UTOPIA Data Bus width is 8 bits.
54 bytes when the UTOPIA Data Bus width is 16 bits.
1
52 bytes, regardless of the configured width of the UTOPIA Data Bus
Transmit UTOPIA Interrupt/Status Register (Address = 6Eh)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
TFIFO Reset
Discard
Upon PErr
TPerr IntEn
TFIFO
ErrIntEn
TCOCA
IntEn
TPErr IntStat
TFIFO”
OverInt Stat
TCOCA
IntStat
R/W
R/W
R/W
R/W
R/W
RUR
RUR
RUR
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