- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶(hù)網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號(hào)： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶(hù)網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動(dòng)柜員機(jī)用戶(hù)網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶(hù)網(wǎng)絡(luò)接口） |
| 文件頁(yè)數(shù)： | 122/324頁(yè) |
| 文件大小： | 4103K |
| 代理商： | XRT7245 |
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XRT7245
DS3 UNI FOR ATM
á
PRELIMINARY
REV. 1.03
122
Once the local
μ
P/
μ
C has read the register that corre-
sponds to the “interrupting source” within the UNI, then
the following things will happen.
The “asserted interrupt status” bit-fields within
this register will be reset upon read.
The “asserted” bit-field within the UNI Interrupt
Status Register will be reset.
The UNI device will negate the INT* (Interrupt
Request) output.
1.
2.
3.
3.6.1
Occasionally, the user’s system (which includes the UNI
device) may experience a fault condition, such that a
“UNI Interrupt Condition” will continuously exist. If
this particular interrupt condition has been enabled
(within the UNI) then the UNI device will generate an
interrupt request to the local μP/μC. Afterwards, the
local μP/μC will attempt to service this interrupt by
reading the UNI Interrupt Status Register and the
subsequent “source” level interrupt status register.
Additionally, the local μP/μC will attempt to perform
Automatic Reset of Interrupt Enable Bits
some “system-related” tasks in order to try to resolve
those conditions causing the interrupt. After the local
μP/μC has attempted all of these things, the UNI IC
will negate the INT* output. However, because the
system fault still remains, the conditions causing the
UNI to issue this interrupt request also still exist.
Consequently, the UNI device will generate another
interrupt request, which forces the local μP/μC to
“once again” attempt to service this interrupt. This
phenomenon quickly results in the local μP/μC being
“tied up” in a continuous cycle of executing this one
interrupt service routine. Consequently, the local μP/μC
(along with portions of the overall system) now
becomes non-functional.
In order to prevent this phenomenon from ever occur-
ring, the UNI IC allows the user to automatically reset
the “interrupt enable” bits, following their activation.
The user can implement this feature by writing the
appropriate value to Bit 5 (Int En Reset) of the UNI I/O
Control Register, as depicted below.
T
ABLE
7: I
NTERRUPT
S
ERVICE
R
OUTINE
G
UIDE
I
NTERRUPTING
F
UNCTIONAL
B
LOCK
T
HE
N
EXT
R
EGISTERS
TO
BE
R
EAD
D
URING
THE
I
NTERRUPT
S
ERVICE
R
OUTINE
R
EGISTER
A
DDRESS
Receive DS3 Framer
a
Rx DS3 Configuration Status Register
Rx DS3 Status Register
Rx DS3 Interrupt Status Register
Rx DS3 FEAC Interrupt Enable/Status Register
Rx DS3 LAPD Control Register
0Eh
0Fh
11h
13h
14h
Receive PLCP Processor
Rx PLCP Interrupt Status Register
46h
Receive Cell Processor
Rx CP Interrupt Status Register
4Fh
Receive UTOPIA Interface
Rx Ut Interrupt Enable/Status Register
6Bh
Transmit UTOPIA Interface
Tx Ut Interrupt Enable/Status Register
6Eh
Transmit Cell Processor
Tx CP Register
60h
Transmit DS3 Framer
1
Tx DS3 FEAC Configuration and Status Register
Tx DS3 LAPD Status/Interrupt Register
1Ch
1Fh
One Second Interrupt
User’s Option
a. Registers associated with this functional block are specified in ascending order (based upon the on-chip Address Location). No other infer-
ences should be mamde regarding the order in which these registers are presented.
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