- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動柜員機用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 145/324頁 |
| 文件大小： | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
145
The following sections discuss each functional
sub-block of the Transmit UTOPIA Interface Block in
detail. These sections will discuss the many features
associated with the Transmit UTOPIA Interface block
as well as how the user can select/configure these
features in order to suit his/her application needs.
Detailed discussion of Single-PHY and Multi-PHY
operation will each be presented in its own section
even though it involves the use of all of these
functional blocks.
6.1.2.1
The Transmit UTOPIA input interface complies with
UTOPIA Level 2 standard interface (e.g., the Transmit
UTOPIA can support both Single-PHY and Multi-PHY
operations.) Additionally, the UNI provides the user
with the option of varying the following features asso-
ciated with the Transmit UTOPIA Bus Interface.
Transmit UTOPIA Data Bus width of 8 or 16 bits
The cell size (e.g., the number of octets being
processed per cell via the UTOPIA bus)
Transmit UTOPIA Bus Input Interface
The handling of errored cells received from the
ATM Layer processor
A discussion of the operation of the Transmit UTOPIA
Bus Interface along with each of these options will be
presented below.
6.1.2.1.1
The Pins of the Transmit UTOPIA Bus
Interface
The ATM Layer processor will interface to the Transmit
UTOPIA Interface block via the following pins.
TxData[15:0]—Transmit UTOPIA Data Bus Input
pins
TxAddr[4:0]—Transmit UTOPIA Address Bus Input
pins
TxClk—Transmit UTOPIA Interface block clock
input pin
TxSoC—Transmit “Start of Cell” indicator input pin
TxPrty—Transmit UTOPIA—Odd Parity Input pin
F
IGURE
32. F
UNCTIONAL
B
LOCK
D
IAGRAM
OF
THE
T
RANSMIT
UTOPIA B
LOCK
Tx Utopia
FIFO Manager
Tx Utopia
Cell FIFO
TxData[15:0]
TxData[7:0]
TxAddr[4:0]
TxEnB
TxSoC
TxClk
TxUtopia Interrupt
Status Bits to Registers
TxClav/TxFullB
TxCel Present
TxFDat[7:0]
TuSOC
Controls from
Registers
TxFRdClk
TRdEnB
(To Tx Cell Processor)
(To Pin)
(To Interrupt block)
To Tx Cell Processor
From Tx Cell
Processor
TxUtopia
Registers
D[15:0]
A[8:0]
Status Signals
Control Signals
uP Interface
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