- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 73/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
73
2.
When the Receive DS3 Framer detects the end
of the Rx FERF Condition (all X-bits are set to ‘0’).
For more information on the Rx FERF (Yellow Alarm)
condition, please see Section 7.1.2.3.4.
Bit 2—(Change in) AIC Interrupt Status
This “Reset Upon Read” bit-field is set to “1” if the
AIC bit-field, within the incoming DS3 frames, has
changed state since the last read of this register. For
more information on this interrupt condition, please
see Section 7.1.2.9.1.
Bit 1—OOF (Receive DS3 Framer) Interrupt Sta-
tus
This “Reset Upon Read” bit-field is set to “1” if the
Receive DS3 Framer has detected a “Change in the
Out-of-Frame (OOF) Condition”, since the last time
this register was read. Therefore, this bit-field will be
asserted under either of the following two conditions:
When the Receive DS3 Framer has detected the
appropriate conditions to declare an “OOF”
Condition.
1.
2.
When the Receive DS3 Framer has transitioned
from the “OOF” Condition (Frame Acquisition
Mode) into the “In-Frame” Condition (Frame
Maintenance mode).
For more information of the OOF Condition, please
see Section 7.1.2.2.2.
Bit 0—P-Bit Error (Receive DS3 Framer) Interrupt
Status
This “Reset Upon Read” bit-field indicates whether or
not the “Detection of P-bit error” interrupt has occurred
since the last read of this register. This bit-field will be
“0” if the “Detection of P-bit error” interrupt has NOT
occurred since the last read of this register. This bit-
field will be set to “1”, if this interrupt has occurred
since the last read of this register. The “Detection of
P-bit Error” interrupt will occur if the Receive DS3
Framer detects a P-bit error in the incoming DS3
frame.
For more information into the role of P-bits please
see Section 7.1.2.4.1.
3.3.2.18
Rx DS3 FEAC Register
This “Read/Write” register contains the latest 6-bit
FEAC code that has been “validated” by the Receive
FEAC Processor. The contents of this register will be
cleared if the previously “validated” code has been
“removed” by the FEAC Processor.
For more information on the operation of the Receive
FEAC Processor, please see Section 7.1.2.5.
3.3.2.19
Rx DS3 FEAC Interrupt Enable/Status Register
Bit 4—FEAC Valid
This “Read Only” bit is set to “1” when an incoming
FEAC Message Code has been validated by the Re-
ceive DS3 Framer. This bit is cleared to “0” when the
FEAC code is removed. For more information on the
role of this bit-field and the Receive FEAC Processor,
please see Section 7.1.2.5.
Address = 12h, RxDS3 FEAC Register
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
RxFEAC [5:0]
Unused
RO
RO
RO
RO
RO
RO
RO
RO
0
1
1
1
1
1
1
0
Address = 13h, RxDS3 FEAC Interrupt Enable/Status Register
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
FEAC
Valid
RxFEAC Remove
Interrupt Enable
RxFEAC Remove
Interrupt Status
RxFEAC Valid
Interrupt Enable
RxFEAC Valid
Interrupt Status
RO
RO
RO
RO
R/W
RUR
R/W
RUR
0
0
0
0
0
0
0
0
相關(guān)PDF資料 |
PDF描述 |
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| XRT7288 | CEPT1 Line Interface(CEPT1線接口) |
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參數(shù)描述 |
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