- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動柜員機用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 114/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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XRT7245
DS3 UNI FOR ATM
á
PRELIMINARY
REV. 1.03
114
A “0” in this bit-field indicates that the “Tx FIFO Over-
run Condition” interrupt has not occurred since the
last read of this register.
A “1” in this bit-field indicates that the “Tx FIFO Over-
run Condition” interrupt has occurred since the last
read of this register.
For more information on this interrupt condition,
please see Section 6.1.2.4.
Bit 0—TxFIFO Change of Cell Alignment Interrupt
Status
This “Reset-Upon-Read” bit-field indicates whether or
not the “Tx FIFO Change of Cell Alignment” interrupt
has occurred since the last read of this register.
A “0” in this bit-field indicates that the “Tx FIFO
Change of Cell Alignment” interrupt has not occurred
since the last read of this register.
A “1” in this bit-field indicates that the “Tx FIFO
Change of Cell Alignment” interrupt has occurred
since the last read of the register. This interrupt will
occur if the Transmit UTOPIA Interface block detects
a “Runt” cell.
For more information on this interrupt condition,
please see Section 6.1.2.4.
3.3.2.111
Transmit UTOPIA UDF2 Register
This “Read-Only” byte only contains valid data if the
“CellOf52Bytes” option is set for 54 octets per cell, and
if the UTOPIA Data Bus Width is configured to be 16
bits. If the UNI IC is configured in these modes, then
this register will contain the 54th byte of the cell data
that the ATM Layer processor has written into the
Transmit UTOPIA Interface block.
3.3.2.112
Transmit UTOPIA Address Register
Bits 4 through 0 of this register are “Read/Write” bit-
fields that allows the user to assign a specific “UTOPIA
Address” value to this Transmit UTOPIA Interface
block. This register is only important when the UNI is
running in Multi-PHY operation. For more information
on this register and the Transmit UTOPIA Address
bus, please see Section 6.1.2.3.2.
3.3.2.113
Transmit UTOPIA FIFO Status Register
Address = 6Fh, Transmit UTOPIA UDF2 Register
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Tx UDF2 Byte
RO
RO
RO
RO
RO
RO
RO
RO
0
0
0
0
0
0
0
0
Address = 70h, Transmit UTOPIA Address Register
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
Transmit UTOPIA Address
RO
RO
RO
R/W
R/W
R/W
R/W
R/W
0
0
0
0
0
0
0
0
Address = 71h, Transmit UTOPIA FIFO Status Register
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
TxFIFO Full
TxFIFO Empty
RO
RO
RO
RO
RO
RO
RO
RO
0
0
0
0
0
0
0
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