- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動(dòng)柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 165/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
165
Bit 5—TPerr Interrupt Enable—Detection of Parity
Error in Transmit UTOPIA Block Interrupt Enable
This “Read/Write” bit-field allows the user to enable
or disable the “Detected Parity error” interrupt. The
user can enable this interrupt by writing a “1” to this
bit. Upon power up or reset conditions, this bit will
contain a “0”. Therefore the default condition is for
this interrupt to be disabled. The user must write a “1”
to this bit in order to enable this interrupt.
6.2
Transmit Cell Processor
6.2.1
Brief Description of the Transmit
Cell Processor
The Transmit Cell Processor reads in cells from the
Transmit UTOPIA FIFO (Tx FIFO) within the Transmit
UTOPIA Interface block. Immediately after reading in
the cell from the TxFIFO, the Transmit Cell Processor
will verify the “Data Path Integrity Check” pattern
(located in octet # 5, within this cell). Afterwards, the
Transmit Cell Processor optionally computes and
inserts the HEC byte into each cell and optionally
scrambles the cell payload bytes. When the TxFIFO
does not contain a full cell, the Transmit Cell Processor
generates a programmable idle (or unassigned) cell
and inserts it in the transmit stream. The Transmit Cell
Processor provides the user with the ability to write
an “outbound” OAM cell into the “Transmit OAM Cell”
buffer, and to transmit this OAM cell, upon demand.
Additionally, the Transmit Cell Processor is also
equipped with a serial input port which allows the
user to externally insert the value of the GFC (Generic
Flow Control) field for each outbound cell. Figure 43
presents a simple illustration of the Transmit Cell
Processor block and the associated external pins.
Figure 43 presents a functional block diagram of the
Transmit Cell Processor.
Tx UT Interrupt Enable /Status Register (Address-6Eh)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Tx FIFO
Reset
Discard
Upon Parity
Error
Tx UT Parity
Error
Interrupt
Enable
Tx FIFO
Overrun
Interrupt
Enable
TCOCA
Interrupt
Enable
Tx UT Parity
Error
Interrupt
Status
Tx FIFO
Overrun
Interrupt
Status
TCOCA
Interrupt
Status
R/W
R/W
R/W
R/W
R/W
RUR
RUR
RUR
F
IGURE
43. S
IMPLE
I
LLUSTRATION
OF
THE
T
RANSMIT
C
ELL
P
ROCESSOR
B
LOCK
AND
THE
A
SSOCIATED
E
XTERNAL
P
INS
Transmit Cell
Processor
TxCellTxed
TxGFCClk
TxGFCMSB
TxGFC
From Transmit Utopia
Interface
To Transmit PLCP
Processor
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