- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動柜員機用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 277/324頁 |
| 文件大小： | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
277
UTOPIA Interface block negates the RxClav signal.
The ATM Layer processor detects that the RxClav
signal has toggled “l(fā)ow”; at clock edge #2. Hence,
the ATM Layer processor will finish reading in the cur-
rent ATM cell; from the Receive UTOPIA Interface
block of the UNI (e.g., words W25 and W26). After-
wards, the ATM Layer processor will negate the
RxEnB* signal and will cease to read in anymore ATM
cell data from the Receive UTOPIA Interface block;
until RxClav toggles “high” again.
The RxFIFO accumulates enough cell data to make
up a complete ATM cell shortly before clock edge #5.
At this point the Receive UTOPIA Interface block
reflects this fact by asserting the RxClav signal. The
ATM Layer processor detects that the RxClav signal
has toggled “high” at clock edge #5. Consequently,
the ATM Layer processor then asserts the RxEnB*
signal (e.g., toggles it “l(fā)ow”) after clock edge #5. The
Receive UTOPIA Interface block detects the fact that
the RxEnB* input pin has been asserted at clock
edge #6. The Receive UTOPIA Interface block then
responds to this signaling by placing the first word of
the next cell on the Receive UTOPIA Data bus. After-
wards, the ATM Layer processor continues to read in
the remaining words of this cell.
7.4.2.2.1.3
Resetting the Rx FIFO via Software
Command
The UNI allows the user to reset the Rx FIFO, via
Software Command, without the need to implement
a master reset of the entire UNI device. This can be
accomplished by writing the appropriate data to bit 6
(Rx FIFO Reset) of the Receive UTOPIA Interrupt
Enable/Status Register as depicted below.
Once the user has reset the RxFIFO, then the con-
tents of the Rx FIFO will be “flushed” and the Receive
FIFO Status register will reflect the “RxFIFO Empty”
status.
7.4.2.2.1.4
The local
μ
P has the ability to poll and monitor the
status of the Rx FIFO via the Receive UTOPIA FIFO
Status Register. The bit format of this register is
presented below.
Monitoring the Rx FIFO Status
The following tables define the values for Bits 1 and 0
and the corresponding meaning.
Receive UTOPIA—Interrupt/Status Register (Address—6Bh)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
Rx FIFO
Reset
Rx FIFO
Overrun
Interrupt
Enable
Rx FIFO
Underrun
Interrupt
Enable
RCOCA
Interrupt
Enable
Rx FIFO
Overrun
Interrupt
Enable
Rx FIFO
Underrun
Interrupt
Enable
Rx FIFO
COCA
Int. Status
R/O
R/W
R/W
R/W
R/W
RUR
RUR
RUR
Receive UTOPIA FIFO Status Register (Address = 6Dh)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
RxFIFO Full
RxFIFO Empty
RO
RO
RO
RO
RO
RO
RO
RO
RxFIFO Full
R
X
FIFO F
ULL
(B
IT
1)
M
EANING
0
Rx FIFO is not full.
1
Rx FIFO is full, and if the next operation by the ATM Layer processor is not a read operation,
then the Rx FIFO could be overrun.
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