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參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡接口) |
| 中文描述： | DS3自動柜員機用戶網(wǎng)絡接口（DS3異步傳輸模式用戶網(wǎng)絡接口） |
| 文件頁數(shù)： | 159/324頁 |
| 文件大小： | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
159
Polling Operation
Consider that the ATM Layer processor is currently
writing a continuous stream of ATM cell data into UNI
#1. While writing this cell data into UNI #1, the ATM
Layer processor can also “poll” UNI #2 for “availability”
(e.g., tries to determine if the ATM Layer processor
can write any more ATM cell data into the “Transmit
UTOPIA Interface block” within UNI #2).
The ATM Layer Processor’s Role in the “Polling”
Operation
The ATM Layer processor accomplishes this “polling”
operation by executing the following steps.
Assert the TxEnB* input pin (if it is not asserted
already).
The UNI device (being “polled”) will know that this is
only a “polling” operation, if the TxEnB* input pin is
asserted, prior to detecting its UTOPIA Address on
the “UTOPIA Address” bus.
The ATM Layer processor places the address of
the Transmit UTOPIA Interface Block of UNI #2
onto the UTOPIA Address Bus, Ut_Addr[4:0],
The ATM Layer processor will then check the
value of its “TxClav_in” input pin (see Figure 37).
1.
2.
3.
The UNI Devices Role in the “Polling” Operation
UNI #2 will sample the signal levels placed on its Tx
UTOPIA Address input pins (TxAddr[4:0]) on the rising
edge of its “Transmit UTOPIA Interface block” clock
input signal, TxClk. Afterwards, UNI #2 will compare
the value of these “Transmit UTOPIA Address Bus
input pin” signals with that of the contents of its “Tx
UTOPIA Address Register (Address = 70h).
If these values do not match, (e.g., TxAddr[4:0] |02h)
then UNI #2 will keep its “TxClav” output signal “tri-
stated”; and will continue to sample its “Transmit
UTOPIA Address bus input” pins; with each rising
edge of TxClk.
If these two values do match, (e.g., TxAddr[4:0] = 02h)
then UNI #2 will drive its “TxClav” output pin to the
appropriate level, reflecting its TxFIFO “fill-status”.
Since the UNI is automatically operating in the “Cell
Level Handshaking” mode while it is operating in the
“Multi-PHY” mode; the UNI will drive the TxClav out-
put signal “high” if it is capable of receiving at least
one more complete cell of data from the ATM Layer
processor. Conversely, the UNI will drive the “TxClav”
output signal “l(fā)ow” if its TxFIFO is too full and is inca-
pable of receiving one more complete cell of data
from the ATM Layer processor.
When UNI #2 has been selected for “polling”, UNI #1
will continue to keeps its “TxClav” output signal “tri-
stated”. Therefore, when UNI #2 is driving its “TxClav”
output pin to the appropriate level, it will be driving
the entire “TxClav” line, within the “Multi-PHY” system.
Consequently, UNI#2 will also be driving the
“TxClav_in” input pin of the ATM Layer processor
(see Figure 39).
If UNI #2 drives the “TxClav” line “l(fā)ow”, upon the appli-
cation of its address on the UTOPIA Address Bus,
then the ATM Layer processor will “l(fā)earn” that it cannot
write any more cell data to this UNI device; and will
deem this device “unavailable”. However, if UNI #2
drives the TxClav line “high” (during “polling”), then the
ATM Layer processor will know that it can write cell data
into the Transmit UTOPIA Interface block, of UNI # 2.
Figure 40 presents a timing diagram that depicts the
behavior of the ATM Layer processor’s and the UNI’s
signals during polling.
相關PDF資料 |
PDF描述 |
|---|---|
| XRT7288IP | CEPT1 Line Interface |
| XRT7288 | CEPT1 Line Interface(CEPT1線接口) |
| XRT7288IW | CEPT1 Line Interface |
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| XRT7295AE_03 | E3 (34.368Mbps) Integrated line Receiver |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| XRT7250IQ100 | 制造商:EXAR 制造商全稱:EXAR 功能描述:DS3/E3 FRAMER IC |
| XRT7288 | 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface |
| XR-T7288 | 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface |
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