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參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡接口) |
| 中文描述： | DS3自動柜員機用戶網(wǎng)絡接口（DS3異步傳輸模式用戶網(wǎng)絡接口） |
| 文件頁數(shù)： | 236/324頁 |
| 文件大小： | 4103K |
| 代理商： | XRT7245 |
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XRT7245
DS3 UNI FOR ATM
á
PRELIMINARY
REV. 1.03
236
If one of these conditions occurs, and if that particu-
lar condition is enabled for interrupt generation, then
when the local
μ
P/
μ
C reads the UNI Interrupt Status
Register, as shown below; it should read “1xxxxxxxb”
(where the -b suffix denotes a binary expression, and
the “x” denotes a “don’t care” value.)
At this point, the local μC/μP will have determined
that the Receive DS3 Framer block is the source of
the interrupt, and that the Interrupt Service Routine
should branch accordingly. In order to accomplish
this the local μP/μC should now proceed to read one
or all of the following registers.
Rx DS3 Interrupt Status Register (Address = 11h)
Rx DS3 FEAC Interrupt Enable/Status Register
(Address = 13h)
Rx DS3 LAPD Control Register (Address = 14h)
The roles of the bits, within each of these registers to
interrupt processing, are described below.
7.1.2.9.1
The Receive DS3 Framer will generate an interrupt
request, when the following conditions occur.
Receiver Alarm Related Interrupts
Change of State on Receive LOS, OOF, AIS, Idle
Detection
Change of State on Receive FERF, AIC
Detection of Parity Error in a DS3 Frame
Interrupt Servicing of each of these “Receiver-Alarm”
conditions are supported by the Rx DS3 Interrupt
Status Register, which is described below.
Rx DS3 Interrupt Status Register
The bit-format of the Rx DS3 Interrupt Status Register
will flag up to seven different causes of the interrupt.
Associated with the Rx DS3 Interrupt Status Register
is the Rx DS3 Interrupt Enable Register (Address
=10h). The user can write to the Rx DS3 Interrupt
Enable Register in order to disable/enable these indi-
vidual causes of interrupt generation. The bit format
of the Rx DS3 Interrupt Status Register is presented
below.
Bit 0—Parity (P-Bit) Error Interrupt Status
The Receive DS3 Framer asserts this bit if a parity
(P-bit) error is detected in an incoming DS3 Frame. This
bit-field is reset upon being read by the local μC/μP
Bit 1—Change in OOF Status” Interrupt Status
A “1” in this bit-field indicates that the OOF (Out-of-
Frame) Status has changed since the last time this
register was read. This bit-field is reset upon read.
Note: the Receive DS3 Framer will assert this bit if:
1.
The Receive DS3 Framer loses synchronization
and has declared itself “OOF”, or if
The Receive DS3 Framer acquires synchroniza-
tion and has declared itself “In-Frame”.
2.
Bit 2—AIC Interrupt Status (C-Bit Parity Mode Only)
A “1” in this bit-field indicates that validated “AIC” has
changed since the last time this register was read.
This bit-field is reset upon read.
UNI Interrupt Status Register (Address = 05h)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
RxDS3
Interrupt
Status
RxPLCP
Interrupt
Status
RxCP
Interrupt
Status
Rx UTOPIA
Interrupt
Status
Tx UTOPIA
Interrupt
Status
TxCP
Interrupt
Status
TxDS3
Interrupt
Status
One Sec
Interrupt
Status
RO
RO
RO
RO
RO
RO
RO
RUR
Rx DS3 Interrupt Status Register (Address = 11h)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
LOS
Interrupt
Status
AIS
Interrupt
Status
IDLE
Interrupt
Status
FERF
Interrupt
Status
AIC
Interrupt
Status
OOF
Interrupt
Status
Parity Error
Interrupt
Status
RO
RUR
RUR
RUR
RUR
RUR
RUR
RUR
相關PDF資料 |
PDF描述 |
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