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參數資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網絡接口) |
| 中文描述： | DS3自動柜員機用戶網絡接口（DS3異步傳輸模式用戶網絡接口） |
| 文件頁數： | 132/324頁 |
| 文件大小： | 4103K |
| 代理商： | XRT7245 |
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XRT7245
DS3 UNI FOR ATM
á
PRELIMINARY
REV. 1.03
132
Writing a “0” into this bit-field configures the UNI to
support “Line Side” Tests. Writing a “1” into this bit-
field presently does nothing. Currently, this version of
the XRT7245 DS3 UNI does not support the “System
Side” Test Mode.
A description for each of these Test Modes (including
the System-side Test Mode) is presented below.
4.2.1
In “Line Side” Testing, the UNI chip will generate
some test cells, and will transmit these cells either on
or out towards the DS3 “Line” (hence the name “Line-
side” tests). At some point, these test cells will be
looped-back into the Receive Path, where they will
ultimately be terminated, and evaluated by the Test
Cell Receiver. These Line-Side tests are intended to
be conducted while the UNI is operating in the “Line-”
or “PLCP—” loopback modes (see Section 4.1). How-
ever, the Line Side tests can also be conducted while
the system (external to the UNI device), implements
an “External Loopback” mode. In this case, no UNI
loopback mode would be configured, and the user’s
system would implement this “External Loopback” by
routing the “Transmit DS3 Line data” (from the UNI),
Line-Side Tests
back into the RxPOS and RxNEG inputs of the UNI
device.
Note:
The Cell Loopback Mode cannot be used in the
“Line-Side” Tests.
If the user selects a “Line Side” test, then the “Test
Cell Generator” will generate and insert test cells into
the TxFIFO (within the UNI). These test cells will be
read out of the TxFIFO by the Transmit Cell Processor,
and are ultimately transmitted out onto the DS3 line.
Eventually (depending upon the type of Loopback
chosen), these test cells will be routed back into the
“Receive Path” of the UNI device. Once in the “Receive
Path”, those test cells that reach the RxFIFO will be
identified by their header byte patterns, and collected
by the “Test Cell Receiver” where they will be checked
for bit errors. The features and characteristics of the
Test Cell Generator and the Test Cell Receiver is
discussed in detail in Section 4.3.
The configuration for the Line-side Test, while the
UNI is configured to operate in the PLCP Line and
“External” Loopback modes are illustrated in Figure 26
through 28, respectively.
F
IGURE
26. I
LLUSTRATION
OF
L
INE
S
IDE
T
EST
,
WHILE
THE
UNI
IS
CONFIGURED
TO
OPERATE
IN
THE
PLCP
L
OOPBACK
M
ODE
UNI Chip
Tx Utopia
Tx PLCP
Processor
Tx DS3
Framer
Rx DS3
Framer
Rx PLCP
Processor
Rx Utopia
Tx Cell
Processor
Rx Cell
Processor
PLCP Loopback
Test Cell
Generator
Test Cell
Receiver
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