- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動柜員機用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 129/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
129
4.0 THE UNI TEST AND DIAGNOSTIC
SECTION
The “Test and Diagnostic” Section, within the
XRT7245 DS3 UNI offers a significant amount of on-
chip “self-test” capability. This “self-test” capability of
the XRT7245 DS3 UNI is briefly itemized below.
The XRT7245 DS3 UNI can be configured to oper-
ate in one of three loopback modes: Line, PLCP
and Cell.
The UNI contains an on-chip Test Cell Generator
that is capable of generating Test Cells with “user-
specified” header byte patterns. The Test Cell
Generator also uses an “on-chip” PRBS generator
to fill in the bytes for the payload portion of these
test cells.
The “Test and Diagnostic” section, within the UNI
allows the user to route these test cells through the
UNI, while operating in the Line, PLCP and a
“system level” external loopback mode.
The Test and Diagnostic section includes a Test Cell
Receiver that is capable of identifying, terminating,
and evaluating the “post-loopback” test cells.
The Test Cell Receiver will also report the occurrence
of errors, by incrementing an on-chip “Test Cell Error
Accumulation” register.
The UNI chip’s Test and Diagnostic Section allows the
user to run a wide variety of diagnostic tests, based up-
on his/her selection of the following three parameters:
The type of Loopback modes
Line Side or System Side Testing
Test Cell Generator/Receiver configuring
Each of these “Test and Diagnostic” parameters are
discussed in detail, below.
4.1
The UNI Chip’s Loopback Modes
The XRT7245 DS3 UNI IC allows the user to configure
it into one of three loopback modes:
Line Loopback Mode
PLCP Loopback Mode
Cell Loopback Mode
The following sections define each of these loopback
modes, and discusses how to configure the UNI to
operate in these modes.
4.1.1
When the UNI is operating in the Line Loopback
Mode, the output of the Transmit DS3 Framer (e.g.,
TxPOS and TxNEG) will be internally routed to the
input pins of the Receive DS3 Framer (e.g., RxPOS
and RxNEG). Figure 23 presents an illustration of the
UNI chip operating in the Line Loopback mode.
The “Line Loopback” Mode
F
IGURE
23. I
LLUSTRATION
OF
THE
UNI
OPERATING
IN
THE
L
INE
L
OOPBACK
M
ODE
.
UNI Chip
Tx
Utopia
Tx PLCP
Processor
Tx DS3
Framer
Rx DS3
Framer
Rx PLCP
Processor
Rx
Utopia
Tx Cell
Processor
Rx Cell
Processor
Line Loopback
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