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參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡接口) |
| 中文描述： | DS3自動柜員機用戶網(wǎng)絡接口（DS3異步傳輸模式用戶網(wǎng)絡接口） |
| 文件頁數(shù)： | 271/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
271
The following sections discuss each functional sub-
block of the Receive UTOPIA Interface block in detail.
Additionally, these sections discuss many of the fea-
tures associated with the Receive UTOPIA Interface
block as well as how the user can optimize these
features in order to suit his/her application needs.
Detailed discussion of Single-PHY and Multi-PHY
operation will be presented in its own section even
though it involves the use of all of these functional
blocks.
7.4.2.1
The Receive UTOPIA output interface complies with
the UTOPIA Level 2 standard interface (e.g., the
Receive UTOPIA can support both Single-PHY and
Multi-PHY operations). Additionally, the UNI provides
the user with the option of varying the following features
associated with the Receive UTOPIA Bus interface.
Receive UTOPIA Data Bus width of 8 or 16 bits.
The cell size (e.g., the number of octets being
processed per cell via the UTOPIA bus)
Receive UTOPIA Bus Output Interface
A discussion of the operation of the Receive UTOPIA
Bus Interface along with each of these options will be
presented below.
7.4.2.1.1
The Pins of the Receive UTOPIA Bus
Interface
The ATM Layer processor will interface to the Receive
UTOPIA Interface block via the following pins.
RxData[15:0]—Receive UTOPIA Data Bus output
pins.
RxAddr[4:0]—Receive UTOPIA Address Bus input
pins.
RxClk—Receive UTOPIA Interface Block clock
input pin.
RxSoC—Receive “Start of Cell” Indicator output
pin.
RxPrty—Receive UTOPIA—Odd Parity output pin.
RxEnB*—Receive UTOPIA Data Bus—Output
Enable input pin.
RxClav/RxFullB*—RxFIFO Cell Available output
pin.
F
IGURE
85. F
UNCTIONAL
B
LOCK
D
IAGRAM
OF
THE
R
ECEIVE
UTOPIA I
NTERFACE
B
LOCK
RxUtopia
Registers
D[15:0]
A[8:0]
Status Signals
Control Signals
Rx Utopia
FIFO Manager
Rx Utopia
Cell FIFO
RxData[15:0]
RxData[7:0]
RxAddr[4:0]
RxEnB
RxSoC
RxClk
RxUtopia Interrupt
RxClav/RxEmptyB
Controls from
Registers
RxFWrClk
RWrEnB
(To Pin)
(To Interrupt block)
Read
Write
RxFData[7:0]
RxData[7:0]/
RxData[15:0]
RxSoC
Status Bits to Registers
RxPrty
To Pins
From Rx CP
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