- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號(hào)： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動(dòng)柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 172/324頁 |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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XRT7245
DS3 UNI FOR ATM
á
PRELIMINARY
REV. 1.03
172
The role of the registers for Idle Cell Pattern—Bytes 1
through 4 is quite straightforward. When the Transmit
Cell Processor opts to generate an Idle cell, it will
read in the content of these registers and send these
values onto the HEC Byte Calculator. Consequently,
the contents of the “Transmit Idle Cell Pattern—
Header Byte 5” will likely be overwritten by the HEC
Byte Calculator in the Idle Cell, unless the HEC Byte
Calculator has been disabled (See Section 6.2.2.1.2).
The payload portion of these Idle Cells is defined by
the contents of the Transmit Idle Cell Payload Register
(Address = 69h), repeated 48 times. When the Transmit
Cell Processor reads in this register to form the cell
payload, the resulting payload will be sent on to the
Cell Scrambler and is (optionally) scrambled just like
any assigned cell.
The UNI will keep track of the number of Idle cells
that have been generated and transmitted to the
Transmit PLCP Processor (or the Transmit DS3
Framer). The Transmit Cell Processor increments the
contents of the “PMON Transmitted Idle Cell Count
(MSB and LSB)” Registers (Address = 38h and 39h)
for each Idle Cell that is generated and transmitted.
These two registers are “Reset-upon-Read” registers
that, when concatenated, presents a 16-bit represen-
tation of the total number of idle cells generated and
transmitted since the last time these registers were
read. The bit format of these two registers follow.
T
ABLE
18: B
IT
F
ORMAT
OF
THE
T
X
CP I
DLE
C
ELL
P
ATTERN
-H
EADER
B
YTES
AND
T
X
CP C
ELL
P
AYLOAD
R
EGISTERS
R
EGISTER
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
TxCP Idle Cell Pattern—Header Byte 1
Transmit Idle Cell Pattern—Header Byte 1
TxCP Idle Cell Pattern—Header Byte 2
Transmit Idle Cell Pattern—Header Byte 2
TxCP Idle Cell Pattern—Header Byte 3
Transmit Idle Cell Pattern—Header Byte 3
TxCP Idle Cell Pattern—Header Byte 4
Transmit Idle Cell Pattern—Header Byte 4
TxCP Idle Cell Pattern—Header Byte 5
Transmit Idle Cell Pattern—Header Byte 5
TxCP Idle Cell Payload
Transmit Idle Cell Payload
T
ABLE
19: A
DDRESS
AND
D
EFAULT
V
ALUES
OF
THE
T
X
CP I
DLE
C
ELL
P
ATTERN
R
EGISTERS
A
DDRESS
R
EGISTER
D
EFAULT
V
ALUE
64h
TxCP Idle Cell Pattern—Header Byte 1
00h
65h
TxCP Idle Cell Pattern—Header Byte 2
00h
66h
TxCP Idle Cell Pattern—Header Byte 3
00h
67h
TxCP Idle Cell Pattern—Header Byte 4
01h
68h
TxCP Idle Cell Pattern—Header Byte 5
52h
69h
TxCP Idle Cell Payload
5Ah
PMON Transmitted Idle Cell Count—MSB (Address = 38h)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Tx Idle Cell Count—High Byte
RO
RO
RO
RO
RO
RO
RO
RO
0
0
0
0
0
0
0
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| XRT7288 | CEPT1 Line Interface(CEPT1線接口) |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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