- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號(hào)： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動(dòng)柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁(yè)數(shù)： | 194/324頁(yè) |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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XRT7245
DS3 UNI FOR ATM
á
PRELIMINARY
REV. 1.03
194
At this point, the Transmit FEAC Processor can be
commanded to begin transmission.
Initiate the Transmission of the FEAC Message
The user can initiate the transmission of the FEAC
data (residing in the Tx DS3 FEAC register) by writ-
ing a “1” to bit 1 of the Tx DS3 FEAC Configuration
and Status register, as depicted below.
Note:
while executing this particular write command, the
user should write a 000xx110b to the “Tx DS3 FEAC
Configuration and Status Register.” The user must insure
that a “1” is also being written to Bit 2 of the register, in
order to keep the Transmit FEAC Processor enabled.
At this point, the Transmit FEAC Processor will proceed
to transmit the 16 bit FEAC code (via the outbound
DS3 frame) message repeatedly for 10 consecutive
times. This process will require a total of 160 DS3
Frames. During this process the “Tx FEAC Busy” bit
(Bit 0) will be asserted, indicating that the Tx FEAC
Processor is currently transmitting the FEAC Message
to the “Far-End” Terminal. This bit-field will toggle to
“0” upon completion of the 10th transmission of the
FEAC Code Message. The Transmit FEAC Processor
will generate an interrupt (if enabled) to the local
μP/μC, upon completion of the 10th transmission of
the FEAC Message. The purpose of having the UNI
generating this interrupt is to let the local μP/μC know
that the Transmit FEAC Processor is now available
and ready to transmit a new FEAC message. Finally,
once the Transmit FEAC Processor has completed its
10th transmission of a FEAC Code Message it will
then begin sending all “1s” in the FEAC bit-field of
each DS3 Frame. The Receive FEAC Processor (at
the “Far-End” Receive DS3 Framer) will interpret this
“all 1s” message as an “Idle” FEAC Message. The
Transmit FEAC Processor will continue sending all
“1”s in the FEAC bit field, for an indefinite period of
time, until the local μP/μC commands it to transmit a
new FEAC message.
Transmit DS3 FEAC Configuration and Status Register—Address: 1Ch
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Not Used
Not Used
Not Used
Tx FEAC
Interrupt Enable
Tx FEAC
Interrupt Status
Tx FEAC
Enable
Tx FEAC Go
Tx FEAC
Busy
R/O
R/O
R/O
R/W
R/O
R/W
R/W
R/O
Transmit DS3 FEAC Configuration and Status Register—Address: 1Ch
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Not Used
Not Used
Not Used
Tx FEAC
Interrupt Enable
Tx FEAC
Interrupt Status
Tx FEAC
Enable
Tx FEAC
Go
Tx FEAC
Busy
R/O
R/O
R/O
R/W
R/O
R/W
R/W
R/O
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