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參數(shù)資料
| 型號(hào)： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動(dòng)柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁(yè)數(shù)： | 131/324頁(yè) |
| 文件大小： | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
131
routed directly (internally) to the Tx FIFO (within the
Transmit UTOPIA Interface block). Once these cells
arrive at the TxFIFO, they will be read-in and further
processed by the Transmit Cell Processor. These
cells will ultimately be routed onto the “outbound” DS3
line via the Transmit DS3 Framer. Figure 25 presents
an illustration of the UNI chip operating in the “Cell
Loopback” Mode.
The user can configure the UNI chip to operate in the
“Cell Loopback” mode, by writing the appropriate data
to the UNI Operating Mode Register (Address = 00h),
as depicted below.
Writing a “1” to bit 6 of the UNI Operating Mode Reg-
ister configures the UNI to operate in the “Cell Loop-
back” mode. Writing a “0” to this bit-field disables the
“Cell Loopback” mode.
4.2
Line-Side/System-Side Tests
The current version of the XRT7245 DS3 UNI chip
supports “Line-Side” Testing, but not “System-Side”
testing. However, for the sake of completeness, both
of these test modes are briefly discussed below.
Future versions of the UNI Chip will allow the user to
generate test cells and run tests in either the “Line
Side” Mode or in the “System Side” Mode. The user
will be able to specify which of these mode he/she
wishes to run these tests in by writing the appropriate
value to Bit 2 (Line/System) of the “Test Cell Control
and Status” Register; as depicted below.
F
IGURE
25. A
N
I
LLUSTRATION
OF
THE
UNI
CHIP
OPERATING
IN
C
ELL
L
OOPBACK
M
ODE
.
UNI Chip
Tx
Utopia
Tx PLCP
Processor
Tx DS3
Framer
Rx DS3
Framer
Rx PLCP
Processor
Rx
Utopia
Tx Cell
Processor
Rx Cell
Processor
Cell Loopback
UNI Operating Mode Register (Address = 00h)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Line Loopback
Cell Loopback
PLCP Loopback
Reset
Direct-Mapped ATM
C-Bit/ M13
TimRefSel[1, 0]
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
Test Cell Control and Status Register (Address = 06h)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
Test Cell Enable
Line/System
One Shot Test
One Shot Done
PRBS Lock
R/W
R/W
R/W
R/W
R/W
R/W
RO
RO
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