- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁數(shù)： | 163/324頁 |
| 文件大小： | 4103K |
| 代理商： | XRT7245 |
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á
PRELIMINARY
DS3 UNI FOR ATM
XRT7245
REV. 1.03
163
The “Tx UT Interrupt Enable/Status” Register has
eight bit-fields. However, only six of these bit fields
are relevant to interrupt processing. Bits 0–2 are the
interrupt status bits and bits 3–5 are the interrupt en-
able bits for the Transmit UTOPIA Interface block.
Each of these “interrupt processing relevant” bit fields
are defined below.
Bit 0—TCOCA Interrupt Status—Transmit UTOPIA
Change of Cell Alignment Condition
If the ATM Layer Processor asserts the TxSoC input
pin prior to writing the contents of a complete cell (as
configured via the CellOf52Bytes option) on the
Transmit UTOPIA Data Bus, then the Transmit UTOPIA
Interface block will interpret this newly received cell
data as a “runt” cell. When the Transmit UTOPIA In-
terface block detects a “runt” cell, it will generate the
“Transmit UTOPIA Change of Cell Alignment Condi-
tion” interrupt, and the “runt” cell will be discarded.
The Transmit UTOPIA Interface Block will indicate
that it is generating this kind of interrupt by asserting
Bit 0 (TCOCA Interrupt Status) within the Transmit
UTOPIA Interrupt Enable/Status Register, as depict-
ed below.
Bit 1—Tx FIFO Overrun Interrupt Status
If the Tx FIFO is filled to capacity, and if the ATM Layer
processor attempts to write any additional data to the
Tx FIFO, some of the data within the Tx FIFO will be
overwritten, and in turn lost. If the Transmit UTOPIA
Interface block detects this condition, and if this
interrupt condition has been enabled then the UNI will
assert the INT* pin to the local μP/μC. Additionally, the
UNI will set bit-field 1, (TxFIFO Overrun Interrupt
Status) within the Tx UTOPIA Interrupt Enable/Status
Register to “1”, as depicted below.
Bit 1 of the Tx UT Interrupt Enable/Status register will
be reset or cleared upon the local μP/μC reading this
register. This action will also negate bit 3 within the
UNI Interrupt Status Register and the INTB* output
pin, unless other outstanding interrupt conditions are
awaiting service.
Bit 2—TPErr Interrupt Status—Detection of Parity
Error via the Transmit UTOPIA Interface Block
The ATM Layer processor is expected to compute and
present the odd-parity value of each byte or word of
ATM Cell data that it intends place on the Transmit
UTOPIA Data bus. As the ATM Layer processor is
writing ATM cell data into the Transmit UTOPIA Inter-
face block, it will place the value of this parity bit at
the TxPrty input pin of the UNI device while the
corresponding byte (or word) is present on the Transmit
UTOPIA data bus. The Transmit UTOPIA Interface
block will read the contents of the Transmit UTOPIA
Data Bus, and will independently compute the odd-
parity value of that byte or word. Afterwards, the
Transmit UTOPIA Interface block will then compare
its computed parity value with that presented at the
TxPrty input (by the ATM Layer processor). If these
Tx UT Interrupt Enable /Status Register (Address-6Eh)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
TFIFO
Reset
Discard
Upon
Parity Error
Tx UT Parity
Error
Interrupt
Enable
Tx FIFO
Overrun
Interrupt
Enable
TCOCA
Interrupt
Enable
Tx UT Parity
Error
Interrupt
Status
Tx FIFO
Overrun
Interrupt
Status
TCOCA
Interrupt
Status
R/W
R/W
R/W
R/W
R/W
RUR
RUR
RUR
x
x
x
x
1
x
x
1
Transmit UTOPIA Interrupt Enable /Status Register (Address—6Eh)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
TFIFO
Reset
Discard
Upon
Parity
Error
Tx UT Parity
Error
Interrupt
Enable
Tx FIFO
Overrun
Interrupt
Enable
TCOCA
Interrupt
Enable
Tx UT Parity
Error
Interrupt
Status
Tx FIFO
Overrun
Interrupt
Status
TCOCA
Interrupt
Status
R/W
R/W
R/W
R/W
R/W
RUR
RUR
RUR
x
x
x
1
x
x
1
x
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