- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄376460 > XRT7245 (Exar Corporation) DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) PDF資料下載
參數(shù)資料
| 型號(hào)： | XRT7245 |
| 廠商： | Exar Corporation |
| 英文描述： | DS3 ATM User Network Interface(DS3異步傳輸模式用戶網(wǎng)絡(luò)接口) |
| 中文描述： | DS3自動(dòng)柜員機(jī)用戶網(wǎng)絡(luò)接口（DS3異步傳輸模式用戶網(wǎng)絡(luò)接口） |
| 文件頁(yè)數(shù)： | 160/324頁(yè) |
| 文件大?。?/td> | 4103K |
| 代理商： | XRT7245 |
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XRT7245
DS3 UNI FOR ATM
á
PRELIMINARY
REV. 1.03
160
Note:
regarding Figure 40
1. The Transmit UTOPIA Data Bus is configured to be
16 bits wide. Hence, the data, which the ATM Layer
processor places on the Transmit UTOPIA Data
bus, is expressed in terms of 16-bit words: (e.g.,
W0–W26.)
2. The Transmit UTOPIA Interface Block is configured
to handle 54 bytes/cell. Hence, Figure 40 illustrates
the ATM Layer processor writing 27 words (W0
through W26) for each ATM cell.
3. The ATM Layer processor is currently writing ATM
cell data to the Transmit UTOPIA Interface Block,
within UNI #1 (TxAddr[4:0] = 00h) during this “poll-
ing process”.
4. The TxFIFO, within UNI#2’s Transmit UTOPIA
Interface block (TxAddr[4:0] = 02h) is incapable of
receiving any additional ATM cell data from the
ATM Layer processor. Hence, the TxClav line will
be driven “l(fā)ow” whenever this particular Transmit
UTOPIA Interface block is “polled”.
5. The Transmit UTOPIA Address of 1Fh is not asso-
ciated with any UNI device, within this “Multi-PHY”
system. Hence, the TxClav line is tri-stated when-
ever this address is “polled”.
Note:
Although Figure 39 depicts connections between
the Receive UTOPIA Interface block pins and the ATM
Layer processor; the Receive UTOPIA Interface block oper-
ation, in the Multi-PHY mode, will not be discussed in this
section. Please see Section 7.4.2.2.2.2 for a discussion on
the Receive UTOPIA Interface block during Multi-PHY
operation.
6.1.2.4.2.2
Writing ATM Cell Data
into a Different UNI
After the ATM Layer processor has “polled” each of
the UNI devices within its system, it must now select
a UNI, and begin writing ATM cell data to that device.
The ATM Layer processor makes its selection and
begins the writing process by:
Applying the UTOPIA Address of the “target” UNI
on the “UTOPIA Address Bus”.
Negate the TxEnB* signal. This step causes the
“addressed” UNI to recognize that it has been
selected to receive the next set of ATM cell data
from the ATM Layer processor.
Assert the TxEnB* signal.
Assert the TxSoC input pin.
Begin applying the ATM Cell data in a byte-wide
(or word-wide) manner to the Transmit UTOPIA
Data Bus.
Figure 41 presents a flow-chart that depicts the “UNI
Device Selection and Write” process in Multi-PHY
operation.
1.
2.
3.
4.
5.
F
IGURE
40. T
IMING
D
IAGRAM
ILLUSTRATING
THE
B
EHAVIOR
OF
VARIOUS
SIGNALS
FROM
THE
ATM L
AYER
PROCESSOR
AND
THE
UNI,
DURING
P
OLLING
.
TxClk
TxAddr[4:0]
TxClav
TxEnB*
TxData[15:0]
TxSoC
00h
1Fh
02h
1Fh
00h
02h
1Fh
02h
00h
1Fh
00h
02h
W27
W0
W1
W2
W3
W4
W5
W6
W7
W8
W9
W10
00h
02h
00h
02h
02h
00h
00h
1
2
3
4
5
6
7
8
9
10
11
12
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